陈新武DFT讲稿.docx

集成电路测试方法研究华中科技大大学ICC设计中中心陈新武目 录摘 要要 IAbstrractt II1 序言言1.1背景景及其意意义 (1))1.2 国国内外研研究现状状 (3))1.3 本本文的主主要内容容 (5))2 集成成电路可可测试性性设计的的基本概概念2.1 DFTT的基本本概念 (6))2.2 DFTT的常用用方法 (6))2.3 系系统芯片片与IPP核 (100)2.4 自自动测试试设备（AATE） (11)2.5 集集成电路路可测试试性设计计的挑战战 (122)3 边界界扫描测测试方法法3.1 边边界扫描描基本状状况 (144)3.2 IIEEEE Sttd 111499.1 (14)3.3 IEEEE SStd 11449.44 (16)3.4 IIEEEE Sttd 111499.5 (18)3.5 IIEEEE Sttd 111499.6 (20)3.6 边边界扫描描测试的的发展前前景 (222)3.7 本本章小结结 (222)4 全扫扫描可测测试性实实现方法法4.1为什什么需要要扫描测测试 (233)4.2可扫扫描单元元类型 (244)4.3如何何提高故故障覆盖盖率 (288)4.4 一一个实现现实例 (411)4.5本章章小结 (422)5 集成成电路的的低功耗耗DFTT方法5.1测试试模式下下功耗比比较高的的原因 (433)5.2基于于扫描设设计的低低功耗DDFT方方法 (444)5.3基于于非扫描描设计的的低功耗耗DFTT方法 (477)5.4本章章小结 (522)6 测试试调度问问题6.1为测测试调度度问题建建立数学学模型 (533)6.2解析析测试基基准电路路ITCC’02 (566)6.3测试试调度算算法 (611)6.4实验验数据的的构造 (644)6.5实验验结果与与分析 (655)6.6本章章小结 (666)7 总结结与展望望7.1 总总结 (688)7.2 本本文的创创新点 (699)7.3 展展望 (699)参考文献 (722)附录1 一个测测试基准准举例 (788)1 序言言本课程目的的在于研研究集成成电路的的测试实实现方法法，可以用用于指导导集成电电路的设设计工作作。

1.1背景景及其意意义随着集成电电路制造造技术和和复杂度度的提高高，集成成电路设设计工程程师可以以将一个个系统集集成在一一个芯片片中，其其中可能能包括逻逻辑部分分、存储储器、模模拟部分分、模数数混合部部分等等等，这样样的系统统称为片片上系统统，也称称为系统统芯片（SSoC）相相对于板板上系统统，系统统芯片极极大地缩缩小了系系统体积积，减少少了板级级系统中中芯片与与芯片之之间的互互连延迟迟，从而而极大地地提高了了系统的的性能为为了缩短短上市时时间和节节约开发发成本，系系统芯片片越来越越多的采采用嵌入入式核进进行设计计，这些些嵌入式式核被称称为IPP（Inntelllecctuaal PProppertty）核核，这种种基于库库资源的的IP复复用设计计方式将将成为IIC设计计的主流流方式[[1]但但是基于于IP核核的系统统芯片设设计方法法也给设设计者提提出了更更多的挑挑战，可可测试性性设计就就是其中中的难题题之一IEEE与与JTAAG于119900年提出出了JTTAG标标准，即即IEEEE SStd 11449.11[2]]，用于于解决芯芯片之间间的互连连测试但但是，芯芯片之间间的互连连除了简简单的导导线连接接之外，还还有电容容耦合或或者电感感耦合方方式等，为为了解决决这类互互连测试试问题，IIEEEE 标准准化组织织又于119999年提出出了IEEEE Stdd 11149..4[33]；模模数混合合系统的的出现，使使得原来来的11149..1表现现出某些些不足，因因此，该该组织于于20001年对对19990年版版本的111499.1进进行了修修订[44]。

随随着各芯芯片之间间的信号号传输速速度的提提高(高高达数GGHz))，数字字信号在在这些通通道上逐逐渐表现现出模拟拟特性，为为了能够够对高速速数字通通道进行行测试，该该组织又又于20004年年推出了了IEEEE SStd 11449.66标准[[5]另另外，该该组织还还提出了了IEEEE SStd 11449.55标准[[6]这这些标准准的出台台，大大大的推动动了互连连测试技技术的发发展值得指出，边边界扫描描系列标标准虽然然是为了了进行互互连测试试而提出出的，它它也可以以应用于于芯片内内部的可可测试性性设计只只是由于于芯片内内部的测测试需要要较大的的数据量量，而边边界扫描描所提供供的扫描描端口数数目较少少，所以以在大多多数情况况下，它它只用于于芯片之之间的互互连测试试对于芯片内内部的可可测试性性设计，主主要采用用扫描设设计和BBISTT方法MMenttor公公司和SSynoopsyys公司司的可测测试性设设计工具具都支持持这两种种方法但但是现代代的测试试工具还还有许多多不够完完善的地地方，比比如在BBISTT方面，它它们都不不能够实实现测试试向量生生成器的的分离，即即：将一一个测试试向量生生成器分分成多个个可以工工作在不不同时钟钟频率下下的多个个测试向向量生成成器，分分别作用用在不同同的被测测试模块块的引脚脚上。

扫描技术除除了边界界扫描之之外，还还包括全全扫描和和部分扫扫描全全扫描技技术就是是将芯片片内部所所有的触触发器用用可扫描描触发器器替换，而而部分扫扫描则是是将芯片片内部的的一部分分触发器器采用可可扫描触触发器替替换目目前这项项技术已已经比较较成熟，需需要解决决的只是是一些细细节问题题，目的的在于提提高故障障覆盖率率和易测测试性BBISTT技术是是一种内内建自测测试技术术，对于于它的研研究目前前主要集集中在低低功耗和和高故障障覆盖率率方面系统芯片的的测试自自动化包包括两个个方面的的内容，一一个方面面是系统统芯片本本身要具具有高度度的可控控制性和和可观测测性，另另一个方方面就是是要有功功能强大大的自动动测试设设备以上所提到到的问题题都属于于第一方方面的问问题下下面简单单介绍第第二方面面的问题题自动测试设设备需要要将测试试激励施施加到被被测试芯芯片，随随着芯片片复杂性性的提高高，测试试数据量量非常浩浩大，所所以它应应该有很很大的内内存（经经常需要要几十个个吉字节节）为为了缩短短测试时时间，就就要尽可可能的让让芯片内内部各模模块进行行并行测测试，如如何让芯芯片在最最短的时时间内完完成测试试，又要要保证各各项资源源不冲突突，是一一个困难难的问题题。

为了缩短测测试时间间，要考考虑到很很多因素素，下面面列出几几个最重重要的问问题：（1）功耗耗约束问问题：系系统芯片片各个模模块在并并行测试试时，功功耗往往往很高，所所以必须须确定功功耗极限限值，这这个极限限值的确确定往往往与芯片片的材料料、电路路的性质质等多种种因素有有关；（2）TAAM优化化问题：：自动测测试设备备往往要要提供大大量的测测试总线线，如何何将测试试总线分分配给相相应的被被测试模模块，缩缩短测试试时间，是是一个困困难的问问题；（3）优先先级问题题：系统统芯片中中各个模模块的测测试并非非完全独独立，外外层模块块的测试试有时需需要它的的嵌入式式模块先先完成测测试；（4）资源源冲突问问题：测测试资源源包括内内部与外外部的各各种总线线、激励励产生单单元、响响应分析析器等在在并行测测试期间间，同一一个测试试资源不不能在同同一时刻刻分配给给不同的的测试模模块，同同一个模模块也不不能同时时分配给给不同的的测试资资源5）故障障模型的的复杂性性：现代代的自动动测试设设备往往往只能测测试固定定型故障障，对于于电流故故障模型型的测试试大多不不能胜任任虽然然有些测测试设备备可以实实现电流流模型的的测试，但但是目前前的技术术水平仍仍然不能能准确确确定故障障位置。

由于目前的的自动测测试设备备很难处处理好以以上问题题，特别别是测试试调度问问题，我我们希望望通过自自己的努努力，在在测试调调度领域域做出一一点有益益的尝试试鉴于以上种种种情况况，在国国家自然然基金的的资助下下，我们们开展了了一系列列的工作作1.2 国国内外研研究现状状随着半导体体技术和和设计自自动化工工具的快快速发展展，芯片片的复杂杂性不断断上升，VVLSII需要提提供广泛泛的可测测试性特特点[77]为为了缩短短芯片的的上市时时间，越越来越多多的设计计者使用用嵌入式式核的设设计方法法来设计计系统芯芯片这这样，系系统芯片片就由多多个内核核构成，而而且这些些内核可可能来自自不同的的开发商商，因此此也就有有不同的的内建自自测试策策略在测试模式式下，功功耗比正正常工作作模式下下高出很很多为为了解决决测试功功耗问题题，许多多学者从从不同的的角度进进行了有有益的尝尝试主主要方法法有：满满足功耗耗约束的的测试调调度算法法[8]]，低功功耗BIIST测测试向量量生成算算法[99]，测测试矢量量压缩技技术[110]，电电路划分分技术[[11]]，低功功耗ATTPG生生成技术术[122]，测测试向量量的排序序技术[[13]]，扫描描路径分分段技术术[144]，多多扫描电电路的交交叉扫描描结构[[15]]，利用用系统芯芯片上的的处理器器、寄存存器、存存储器等等资源进进行软硬硬件协同同DFTT设计等等多种BBISTT技术[[16]]，减少少翻转次次数的DDFT结结构技术术[177]等。

SoC测试试的出发发点是缩缩短被测测试芯片片占用AATE插插槽的时时间，以以便降低低测试代代价基基于扫描描的测试试由于采采用串行行的方法法来传输输测试数数据，这这个问题题就显得得尤其重重要如如今，系系统芯片片大量的的测试数数据不仅仅增加了了测试时时间，也也要求自自动测试试设备（AATE）具具有更大大的存储储空间（包包括大量量的内存存和外存存），以以便可以以容纳巨巨大的数数据量，这这将导致致更加昂昂贵的AATE和和更高的的测试代代价许许多研究究人员采采用各种种各样的的压缩算算法来减减少测试试向量，取取得了不不少成就就另外一个值值得注意意的问题题就是：：测试电电路的工工作频率率往往和和内核正正常工作作的频率率相差很很远，从从而使得得即使通通过测试试认为是是无故障障的电路路，当切切换到工工作频率率时，电电路仍然然不能正正常工作作一般般情况下下，系统统芯片中中会有一一个或多多个处理理器、寄寄存器和和一定容容量的存存储器，可可以利用用这些资资源，通通过各个个核心逻逻辑之间间合适的的接口，访访问相应应的核心心逻辑及及其辅助助电路，根根据捕获获到的响响应来对对芯片进进行故障障检测和和故障定定位由由于这种种测试频频率与实实际工作作频率相相同，因因此可以以杜绝这这种特殊殊的故障障[188]。

对系统芯片片的测试试，实际际就是对对芯片中中的若干干IP核核进行测测试随随着IPP数据库库建设的的发展，越越来越多多的系统统芯片将将基于嵌嵌入式核核而设计计现在在的系统统芯片，其其中的IIP核数数目已经经达到几几十个以以上，在在未来不不多的几几年，系系统芯片片中的嵌嵌入式核核的数目目将会达达到数百百只有有将这些些嵌入式式核进行行并行测测试，才才能有效效的缩短短测试时时间这这些问题题可以归归结为系系统芯片片的测试试调度问问题为为了能够够比较诸诸多测试试调度算算法的优优劣，就就需要一一个公用用的测试试基准，IITC’’02测测试基准准电路就就应运而而生了[[19]]围绕绕着该套套测试。