基于FPGA的时钟提取电路的设计毕业论文.doc

课 程 设 计 说 明 书课程名称：EDA技术课程设计题 目：基于FPGA的时钟提取电路的设计学 院：后备军官学院专 业：信息工程年 级：学 生：学 号：指导教师：完成日期：2013年7月 7日基于FPGA的时钟提取电路的设计摘 要：在数字通信系统中，同步技术是非常重要的，而位同步是最根本的同步位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以实现关键词：时钟提取，同步，FPGAAbstract：In digital communication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to monitor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increased capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by computer and use Altera's ACEX 1K series FPGA chip EP1K10TC100_3 be achieved.Keywords：Clock Extraction，Synchronization，FPGA目 录1 前言 11.1 设计背景 11.2 FPGA技术简介 11.3 Quartus简介 21.4 必备条件 22 总体方案设计 32.1 方案比拟 3 方案一: 基于超前滞后型锁相环的位同步提取电路 3 方案二：采用跳变沿捕捉和计数器结构的位同步电路 4 方案三：硬件开环位同步电路 FPGA的实现 52.2 方案论证 52.3 方案选择 63 单元模块设计 63.1 各单元模块功能介绍及电路设计 6 跳变沿捕捉模块设计 6 状态存放器模块设计 7 可控计数器模块设计 8 整体电路模块设计 10 供电电路 11 有源晶振电路 12 JTAG下载电路 123.2 FPGA器件选择 13 ACEX 1K器件 13 配置器件选择 134 系统调试 144.1 调试环境 144.2 硬件调试 14 硬件配置电路 14 硬件配置和调试 154.3 系统能实现的功能 155 总结与体会 176 谢辞〔致谢〕 18参考文献 19附录 201 前言1.1 设计背景现代通信系统中异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行误码率测试及各种处理过程中，也可以为系统提供一个基准的同步时钟。

本文介绍的位同步时钟的提取方案，原理简单且同步速度较快整个系统采用VerilogHDL语言编写，并可以在FPGA上实现1.2 FPGA技术简介FPGA〔Field Programmable Gate Array〕即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)、可编程逻辑器件PLD(Programmable Logic Device)等可编程器件的根底上进一步开展的产物它是作为专用集成电路ASIC〔Application Specific Integrated Circuit〕领域中的一种半定制电路而出现的，既解决了定制电路的缺乏，又克服了原有可编程器件门电路数有限的缺点FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现工程师可以通过传统的原理图输入法，或是硬件描述语言自由设计一个数字系统通过软件仿真，我们可以事先验证设计的正确性在PCB完成以后，还可以利用FPGA的修改能力，随时修改设计而不必改动硬件电路使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可行性。

LUT查找表DQSETCLRQ输入变量输出图1 FPGA的逻辑块结构示意图〔LUT加触发器〕1.3 Quartus简介Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL〔Altera Hardware Description Language〕等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式具有运行速度快，界面统一，功能集中，易学易用等特点基于Quartus II进行EDA设计开发的流程如下列图，包括以下步骤：1.设计输入；2.编译；3.仿真；4.编程与验证设计输入编译仿真与定时分析编程测试修改设计图2 Quartus II设计开发流程1.4 必备条件装有Quartus 6.0以上版本的计算机、ByteBlaster并口下载电缆、EPC2配置器件2 总体方案设计目前在FPGA上常用的位同步方案可分为两类：一是采用锁相环的闭环相位调整电路，二是采用开环结构的位同步电路。

下面用三个典型的设计电路来讨 论这三种方案的优缺点2.1 方案比拟2.1.1 方案一: 基于超前滞后型锁相环的位同步提取电路方案一原理框图如图3所示 相位控制字频率控制字函数发生器相位存放器∑∑ 相位累加器 相位相加器图3 方案一原理框图方案一的简单表述这种电路采用添/扣门结构，如下图，每输入一个码元后，根据鉴相器输出是超前还是滞后，通过反响回路控制的添/扣门来调整相位，使之逼近输入码元的相位为了提高精度，这种方案只能采用更短的调整脉冲，一旦失步，就需要通过反响回路重新调整2.1.2 方案二：采用跳变沿捕捉和计数器结构的位同步电路方案二原理图见下状态存放器跳变沿捕捉模块可控计数器Data_inClockclearkPulsc_out图4 方案二原理框图本系统由一个跳变沿捕捉模块、一个状态存放器和一个可控计数器共三局部组成，整个系统的原理框图如图4所示，其中data_in是输入系统的串行信号，clock是频率为串行信号码元速率2N倍的高精度时钟信号，pulse_out是系统产生的与输入串行信号每个码元位同步的脉冲信号，即位同步时钟。

跳变沿提取电路的作用是，当产生一个边沿脉冲时，它直接反映了输入信号的真实相位以它为基准，就可以有效地提取出与输入信号同步的时钟时钟同步的原理就是利用这个边沿脉冲清零计数器，输出反映输入码元相位的一个高精度时钟源周期的短脉冲图中状态存放器保证了在接收码元出现连“0〞或是连“1〞时仍然会有固定的反映码元时钟的短脉冲输出可见，这种设计与数字锁相环法相比，优点主要是可以快速提取位同步脉冲，并进行实时输出另外，这种电路结构要更节省硬件资源该方案实现位同步的根本原理是利用输入码元的跳变沿脉冲作为计数器的清零输入信号，这里高精度时钟的频率为F，码元速率为f，取F=2Nf=2N/T(T为输入的不归零码元的宽度)原理图中的计数器为N进制自动增加计数器当输入清零信号后，计数器输出翻转当输入码元出现连“0〞或是连“1〞时，一个码元的长度为2NT由于计数器为N进制，计数器的计数值回到0时，计数器的输出仍然翻转，占空比为：NT/2NT=50%这样就保证了一个输入码元的宽度对应了占空比为50%的时钟信号，即实现了输入码元与计数器输出CLKOUT时钟的同步2.1.3 方案三：硬件开环位同步电路 FPGA的实现RxRckSMith使能清零39分频52分频16计数2计数五选一FDX8Rx1CECLCnt1Cnt24Rx1图5 方案三原理框图图 5是突发数据接收系统的硬件开环位同步电路 FPGA简要框图,它主要包含获取同步时钟。

该模块适合 5种数据速率 ,输入数据总线信号为 X,输出同步时钟为 RCK其内部信号 RX1为施密特整形后的基带数字序列,设输入驱动时钟为79 .872MHz,经 DCM倍频后输入两模值 Cnt1、Cnt2分别为 39和 52的分频器, Cnt1输出256k, 512k, 1M, 2M的数据时钟 ,分别对应16计数器的上下 4位 ,Cnt2输出 1 . 536M的数据时钟硬件开环位同步电路提取位同步信号时 ,相位误差θe的产生受发送数据二进制序列分布的影响 ,因此相位误差需要从概率意义上来分析 ,由于在发射端通常加了交织扰码 ,其出现长时间二进制序列不变的概率很低设位同步时钟周期为 Tb ,时钟精度为 Pe ,那么相位误差为 θe = 2π( n - 1) Tb·Pe (1)式中 n为数据序列电平连续不变的码元个数由式 (1)可以看出,相位误差受传输数据二进制序列变化快慢的影响,当 n = 1,即在二进制序列变化得最快时,所对应的相位锁定误差最小2.2 方案论证方案一中：每一个超前和滞后脉冲仅能调整一步，如果接收码元出现连“0〞或是连“1〞的情况，锁定时间会很长，使其同步建立时间和调整精度变得相互制约。

尽管有此缺点，但由于这种结构具有失锁后的自我调节性，因此，码元消失或是码元相位出现抖动时，同步脉冲不会出现较大变化，仍然可以输出方案二中：主要是可以快速提取位同步。