CMOS基本逻辑单元.ppt

第第8章章 CMOS基本逻辑单元基本逻辑单元 8.2 CMOS逻辑结构逻辑结构 8.3 级联级的负载8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较8.6 传输门逻辑传输门逻辑8.7 RS触发器8.8 时钟脉冲控制触发器8.9 D触发器8.10 施密特触发器 1 8.2.1 CMOS互补逻辑互补逻辑 图图8.11 CMOS互补逻辑互补逻辑 反相器反相器 与非门与非门 或非门或非门 综合逻辑门综合逻辑门8.2 CMOS逻辑结构逻辑结构2 CMOS倒相器工作原理倒相器工作原理 CMOS倒相器是倒相器是CMOS门电路中最基本的门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算成最终的逻辑门电路中具体晶体管尺寸的计算所以，基本倒相器的设计是逻辑部件设计的基所以，基本倒相器的设计是逻辑部件设计的基础 CMOS倒相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。

3 结合如图8.11(a)所示的CMOS倒相器电路结构示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD p管导通，n管截止 VO=“1”=VDD Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止 VO=“0”（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出摆幅与p、n 管W/L无关 （无比电路）（无比电路） CMOS的倒相器工作原理的倒相器工作原理图图8.11（a）图图8.11（a）4 静态静态CMOS逻辑门电路逻辑门电路 CMOS基本门电路基本门电路 (1) 基本的基本的CMOS与非门、或非门与非门、或非门 图 CMOS与非门和或非门 5CMOS与非门：与非门：P并并N串串CMOS或非门：或非门：P串串N并并CMOS与非门、或非门的不同表示符号与非门、或非门的不同表示符号6注意：注意：串联方式工作时，相当于沟道长度增长，串联方式工作时，相当于沟道长度增长，MOS管宽长比为管宽长比为 为使为使p、n管匹配，需增大串联管的管匹配，需增大串联管的W/L比比输入端一般输入端一般不超过不超过4个 并联方式工作时，等效为沟道宽度增大并联方式工作时，等效为沟道宽度增大。

有衬底偏置效应存在有衬底偏置效应存在则：（设则：（设K为单个最小尺寸为单个最小尺寸MOS管的管的K值）值）对于与非门对于与非门（n2） 转换电平V*向VDD移动 VNMHM 7对于或非门对于或非门 （n2） 转换电平V*向VSS移动 VNMLM 基本基本CMOS门电路噪容仅能保证在门电路噪容仅能保证在20%VDD (2) 带缓冲级的带缓冲级的CMOS门电路门电路 由基本线路构成的由基本线路构成的CMOS门电路存在噪容低，输出波形门电路存在噪容低，输出波形不对称，不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲门电路的扇出能力低的缺点，通常以加缓冲器来解决：器来解决： 输入端加输入端加倒倒相器 输出端加输出端加倒倒相器 输入、输出端均加倒相器输入、输出端均加倒相器加缓冲器要遵循保持原门电路逻辑功能不变的原则加缓冲器要遵循保持原门电路逻辑功能不变的原则 8带缓冲级的带缓冲级的CMOS门电路门电路 为为了了稳稳定定输输出出高高低低电电平平，可可在在输输入入输输出出端端分分别别加加倒倒相相器器作作缓冲级下图所示为带缓冲级的二输入端与非门电路下图所示为带缓冲级的二输入端与非门电路 CMOS集成门的输出缓冲级：输出特性与倒相器相同集成门的输出缓冲级：输出特性与倒相器相同 带缓冲级的带缓冲级的CMOS与非门电路与非门电路9 带缓冲级的带缓冲级的CMOS或非门电路或非门电路下图所示为带缓冲级的二输入端或非门电路。

下图所示为带缓冲级的二输入端或非门电路10 缓冲级给门电路带来的性能上的改善：缓冲级给门电路带来的性能上的改善： 门电路驱动能力取决于倒相器特性，与各输门电路驱动能力取决于倒相器特性，与各输入端所处逻辑状态无关入端所处逻辑状态无关 转移特性得到改善，转换区域变窄，噪容提转移特性得到改善，转换区域变窄，噪容提高 输出电平由输出电平由“0”“1”，和，和“1”“0”跳变时间近似相等，波形趋于对称跳变时间近似相等，波形趋于对称 但另一方面，加入缓冲级，使但另一方面，加入缓冲级，使 Vi V0传送过传送过程中经过了程中经过了3、4级延迟，使延迟时间级延迟，使延迟时间 ，因此多，因此多用于用于高噪声干扰低速系统高噪声干扰低速系统 11 静态静态CMOS逻辑门电路逻辑门电路 静态CMOS逻辑门具有以下特点121314CMOS与非门的分析与非门的分析 15CMOS或非门的分析或非门的分析 16CMOS与非门或非门设计与非门或非门设计1.减小面积所有管子取相同尺寸2.使NMOS管和PMOS管有相同的导电因子3. 取串联管子增大n倍的设计4. 全对称设计KNeff=KPeff17CMOS组合逻辑电路设计组合逻辑电路设计 与或非门的设计 18类似的或与非门的设计 19实现不带非的组合逻辑20实现实现8个变量个变量“与与”的三种方案的三种方案 21异或/同或逻辑 22异或电路的实现23用与或非门实现 “异或” “同或”功能 24 8.2.2 CMOS变型电路变型电路 （伪伪NMOS逻辑逻辑 ） n个输入端的与非门、或非门个输入端的与非门、或非门CMOS电路需电路需2n个个MOS管，而相应的管，而相应的NMOS电路只需电路只需(n+1)个个MOS管。

管因此，模仿因此，模仿NMOS电路的这一特点，对电路的这一特点，对CMOS电路加电路加以改进，将以改进，将PMOS负载管栅接地负载管栅接地VSS，即可得到类似，即可得到类似于耗尽型于耗尽型NMOS的特性应注意此电路属有比电路应注意此电路属有比电路 与实际的与实际的NMOS电路逻辑相比：电路逻辑相比： 伪伪NMOS逻逻辑辑由由于于采采用用PMOS负负载载，其其沟沟道道薄薄层层电电阻阻或或称称方方块块电电阻阻约约为为NMOS的的2 3倍倍，导导通通电电阻阻 ，功功耗耗 （与与 NMOS相相比比） 另另一一方方面面，由由于于PMOS的的导导通通电阻电阻 ，延迟时间，延迟时间 25 伪伪NMOS逻辑逻辑 (a) 与非门与非门 (b) 或非门或非门26伪伪NMOS逻辑逻辑 278.2.3 动态动态CMOS逻辑逻辑简化电路简化电路28 简单的单时钟动态简单的单时钟动态CMOS门不能进门不能进行级联，需采用两相和四相逻辑行级联，需采用两相和四相逻辑29 1. 准两相时钟准两相时钟3031传输门传输门(TG) transmission gate32 传输门的逻辑特点3334传输门的传输特性 35NMOS传输门传输高电平特性传输门传输高电平特性36NMOS传输门传输低电平特性传输门传输低电平特性37 NMOS传送晶体管传送晶体管工作原理工作原理 如右图示，输入信号如右图示，输入信号Vi通过一通过一栅极受栅极受VG控制的控制的NMOS FET M1送到反相器输入端，其中送到反相器输入端，其中M1称为称为信号传送器，此结构多用于动态存信号传送器，此结构多用于动态存储电路中。

储电路中 NMOS传送晶体管传送晶体管 n沟道MOS传输门在传输高电平时，受到门导通阈电压的限制，有阈值损失（Vomax=VDDVTN），称为源跟随器工作方源跟随器工作方式式（由于输出电位随源极电位变化而变化），属于非完美传输；而n沟道MOS传输门在传输低电平时，则可以完美传输低电平，称为漏漏负载级负载级工作方式工作方式（由于输出电位随漏极电位变化而变化） 38 其工作过程如下：其工作过程如下： VG=“0” M1截止，截止，Vi不能传送，不能传送，Vo端维持原态端维持原态 VG=“1” 设设VGS=VDD ，则：，则：(1) Vi=“0” Vi 端为端为S端，端，VGS=VDD，M1 导通，导通，Vo=Vi=“0” (2) Vi=“1”(VDD) 若若Vo=“0”（0V），），则此时，则此时，Vi端为端为D，Vo为为S端，有端，有VGS=VDD，VDS=VDD，M1导通，导通，Vo电位升高至电位升高至(VDDVTn)，信信号传送范围受到限制号传送范围受到限制 若若Vo=“1”（VDD），则），则VGS=VDS=0，M1截止，但此时传送的截止，但此时传送的信号信号Vi=“1”=VDD，而而Vo=VDD其逻辑效果与其逻辑效果与M1导通等效。

导通等效 39 注意：注意：不可将两个信号分别加在不可将两个信号分别加在VG、Vi上以传送晶体管实现与门上以传送晶体管实现与门功能VG=“0”时，传送管截止，但不能保证时，传送管截止，但不能保证Vo初态为初态为“0”） 传送晶体管的优缺点传送晶体管的优缺点(1) 单管，占用芯片面积小单管，占用芯片面积小 (2) 三端器件，可尽可能减小电路的内部连线三端器件，可尽可能减小电路的内部连线 (3) 不需直流电源（时钟信号不需直流电源（时钟信号+输入信号）输入信号） (4) 信号传送过程中，信号传送过程中，ron变化较大（变化较大（VDS变化）变化） (5) 不宜直接驱动不宜直接驱动CMOS门电路 40 p沟道MOS传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道MOS传输门在传输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（pMOS管阈电压为负值） 41 CMOS传输门传输门 CMOS传输门电路结传输门电路结构和符号表示如左图所示，构和符号表示如左图所示，时钟脉冲控制信号时钟脉冲控制信号C的范的范围定为围定为0 VDD。

CMOS传输门电路与表示传输门电路与表示 CMOS传输门传输门的的电电路路结结构，构，它由一个它由一个pMOS管和一个管和一个nMOS管管连连接构成，其接构成，其连连接方式接方式为为两管的源漏互两管的源漏互连连（每管的源漏均不确定，（每管的源漏均不确定，视视工作条件而定），工作条件而定），pMOS管和管和nMOS管的管的栅栅极极电电位呈非关系位呈非关系 42 1) CMOS传输门的工作过程传输门的工作过程 (1) 传输高电平（设传输高电平（设Vo初态为初态为“0”） P管为漏负载级（管为漏负载级（VGSp=VDD） N管为源跟随器（管为源跟随器（VGSn=VDSn）传输门导通电阻传输门导通电阻ron=rn rp，比传送晶体管导通电阻小比传送晶体管导通电阻小 图图 传输门传输高电平过程传输门传输高电平过程 43下面对传输高电平时各工作区情况展开分析下面对传输高电平时各工作区情况展开分析I区：区：ViV0=VDD VDD VTp N管：管：VGSn=VDSnVTn，处于饱和态随着，处于饱和态随着CL充电使充电使V0端的电位端的电位升高，升高，VGSn=VDSn ，虽然在饱和态下，虽然在饱和态下，VDSn变化对导通电阻无影变化对导通电阻无影响，但响，但VGSn也在变化，则此时：也在变化，则此时： P管：在管：在ViV0VDDVTp，即，即VDSp=(ViV0) VDD+VTp 之前，处于饱和态，之前，处于饱和态，VGSp=VDD不变，有：不变，有： 即：即：rp。

44III区：区：VTnViV0VTn，以，以 的关系继续增大的关系继续增大 P管：此时，其偏置情况：管：此时，其偏置情况： 进入线性区，其导通电阻：进入线性区，其导通电阻： 45 (ViV0) ，。