多通道数据分时传送系统.docx

多通道数据分时传送系统设计实验组员:张亚辉 2807101019杨海龙 2807101010马腾达 2807101024老师:姜书艳日期:2 0 10年6月15日摘要：多通道数据分时传送系统原理是，通过数据选择器将并行 数据分时一一送出，再通过数据分配器（用译码器实现）将接 收到的串行数据分配到其各个相应的输出端口，从而恢复原 来的并行数据.关键字：计数器，数据选择器（并行数据），数据分配器（并 行数据），输出端口一、课程设计题目：设计一个多通道数据分时传送系统，数据分配器选用74154，为4〜16线译码器，数据选择器选用74151，为8 选1数据选择器具体要求：1）列出真值表；2） 画出逻辑图；3） 试用Verilog HDL进行仿真;原理：多路选择器：以用于选择发往总线的n个数据源之一，即从多路信号中选择一路信号输出多路分配器：可以用于把总线数据送到m个目的地之一，即将总 线数据传送到所选择的输出端口1、真值表：方框图原理图原理:74163实现模8的计数器，QA QB QC三个输出分别输出0 0 0,0 0 1,0 1 0,0 11，1 1 1控制多路复用器和译码器的 输出，多路复用器实现D0,D1,D2,....D7的串行输出，译码器 实现Q0,Q1,Q2,.....Q7的并行输出，3、Verilog仿真结果（仿真图）：[ME& MAX+plus II File Edit View Node Assign Utilities Options Window Help| Start: 154.6ns | 使End: 154.8ns | Interval: |0 2ns |-c\maxplus2\zyh - [zyKscf - Waveform Editor]Al吏 Name: —Value: [ 10°i°ns-IA1IAI丞z_虱衰菠富4151:3|d[7 0]DF0000000001H D4如果输入ABCDEFGH00101011则串行输出YY00101011说明输入信号ABCDEFGH分时从Y输出，即实现了数据的分时 传送。

1234567800000000000010000000000000000010000000011 2 3 4 5 6 7 8输出则实现了并行输出二、总结：通过对多通道数据分时传送系统的设计与仿真，可以加深对 组合逻辑电路和Verilog HDL仿真软件的了解，在逻辑图的设计 中我们先把模型简化为数据选择器，数据分配器，输出端3个部 分利用真值表得出其组合方式通过Verilog HDL的仿真模拟， 得到输入、输出间的关系使我们更加了解多通道分时传送系统 的功能。