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1,第五章 锁存器和触发器,简 介 锁存器电路结构与工作原理 触发器电路结构与工作原理 触发器的逻辑功能,锁存器(Latch) 触发器(Flip-Flop),学习要求: 了解锁存器/触发器的电路结构和工作原理；掌握锁存器/触发器的工作特点和逻辑功能2,5.1 简介,双稳态存储单元电路,,,Q端的状态定义为电路的输出状态电路有两个互补的输出端；,电路中存在反馈；,讨论：,Q = 1,输出稳定在1状态,Q = 0,输出稳定在0状态,（电路具有记忆1位二进制数据的功能）,3,锁存器/触发器 是构成时序逻辑电路的存储单元电路,一个锁存器或触发器能存储1位二进制信号 特点 - 共同点：输出具有0和1两个稳定状态；当无外部信号作用时，输出状态可以自行保持；直到有效的外部信号到来，输出状态才可能发生改变，且输出值由输入信号和前一时刻的输出状态值决定现态或原态：外部信号作用前输出端的状态，用Q n表示次态：外部信号作用后输出端的状态，用Q n+1表示锁存器与触发器有什么不同呢？,,简介(续),4,5.2 锁存器电路结构与工作原理,SR锁存器- 基本SR锁存器- 逻辑门控SR锁存器 D锁存器- 逻辑门控D锁存器- 传输门控D锁存器- D锁存器的动态特性,基本RS触发器 同步RS触发器,4版名称：,5,5.2.1 SR锁存器,电路结构工作原理功能表表达式(特性方程)波形图应用,6,电路结构: 有两种形式,1.基本SR锁存器,7,,,,,基本SR锁存器工作原理,S=1 R=0:,S=0 R=1:,(S 称为置1端或置位端),或非门构成的基本SR锁存器工作原理,S=1 R=1:,S=0 R=0:,工作约束条件: SR = 0,(R称为清零端或复位端),8,符号/功能表(状态转换表),S、R是高电平有效,禁用,或非门构成的基本SR锁存器,*当R,S同时由1变为0，输出状态不确定。

功能表,9,表达式(特性方程),,,Qn+1的卡诺图如下:,或非门构成的基本SR锁存器的特性方程,10,波形图（时序图）,例: 已知右图所示基本RS锁存器输入端波形如下，画出Q端的波形，设Q初始状态为0基本SR锁存器的输出状态随输入SR信号的电平变化而发生改变S,R,11,由与非门组成的基本SR锁存器,R、S是低电平有效,逻辑符号 ：,12,基本SR锁存器应用,用基本SR锁存器消除机械开关抖动（去抖）,,,,,,,B→A,A→B,13,基本SR锁存器应用-抢答电路,例：3人抢答电路3人A、B、C各控制一个按键开关KA、KB、KC谁先按下开关，谁的发光二极管亮复位键,14,2. 逻辑门控SR锁存器,电路结构,当E=0时，门G3,G4被封锁， Q3 = Q4 =0，Q保持不变 当E=1时，G3,G4门打开，Q3= S,Q4= R,Q可以随SR变化锁存使能,15,逻辑门控SR锁存器,,E为高电平有效,E为低电平有效,逻辑门控SR锁存器的状态只在使能为有效电平时才可能随输入SR信号改变,而在使能无效时保持原来的状态逻辑符号与特性方程,,,C1,,C1,16,波形图举例,该锁存器工作时，如果在E的一个有效电平期间，SR受到多次干扰，输出可能发生多次错误翻转，这称为空翻现象。

采用右图所示的SR锁存器，设Q初始状态为0E,17,5.2.2 D 锁存器,逻辑门控D锁存器,当使能有效时，特性方程为:,电路结构,锁存使能,18,D 锁存器,传输门控D锁存器,E=1时, TG1导通, TG2关断, 锁存器接收输入信号D, 且Q=D E=0时, TG1关断, TG2导通, 锁存器状态保持不变当S=1时，传输门导通； 当S=0时，传输门断开传输门控D锁存器的特性方程、功能表及逻辑符号都与逻辑门控的D锁存器相同19,波形图举例,采用右图所示的D锁存器，设Q初始状态为0,如果在E的有效电平期间,D端信号受到干扰,输出状态将出错20,D锁存器的动态特性,动态特性是指电路工作过程中, 对各输入信号的时间要求，以及输出的延迟等主要参数：建立时间tSU，保持时间tH脉冲宽度tw 传输延迟tpLH，tpHL,,,,以控制信号高电平有效的D锁存器为例：,定时图,21,集成D锁存器,例：74373 --八D锁存器,三态输出,输出使能,,锁存控制,,,22,锁存器的工作特点总结,锁存器是对脉冲电平敏感的电路，其输出状态在有效的输入脉冲电平作用下可能发生改变工作特点,其中：基本SR锁存器的输出状态随输入S和R的电平变化可能发生改变；带锁存使能的锁存器，其输出状态只在使能的有效电平期间才可以改变。

缺点:,抗干扰能力较差,23,5.3 触发器的电路结构与工作原理,触发器的电路结构种类：主从触发器维持阻塞触发器利用传输时延的触发器,触发器的工作特点是什么呢？,24,主从触发器,,主锁存器,从锁存器,主、从锁存器分别受互补时钟脉冲控制,因此,该触发器的输出状态取决于CP上升沿到来时D信号的值CP=0时：,CP从0跳变到1时：,CP=1后：,主锁存器状态随D变化(QM=D), 从锁存器状态Q保持不变主锁存器状态QM停止变化，从锁存器状态Q = 此时的主锁存器状态QM,主锁存器和从锁存器状态均保持不变例：由两个D锁存器级联构成的主从D触发器,,,CP,时钟脉冲,25,主从D触发器的逻辑符号与功能表,,上升沿触发,上升沿和下降沿亦称为正边沿和负边沿,26,维持阻塞触发器,由3个基本SR锁存器构成的维持阻塞D触发器,（分析过程参见5版P220或4版P189）,逻辑符号:,27,利用传输延迟的触发器,例：一种利用传输延迟实现的JK触发器,（分析过程参见5版P221-222或4版P190）,特性方程：,逻辑符号:,28,触发器的工作特点：触发器受时钟信号控制，其输出状态只可能在时钟信号的上升沿或下降沿处发生改变，为边沿触发方式。

时钟信号通常记为CP或CLK）,触发器的工作特点总结,,,29,触发器的动态特性,触发器的动态特性是指工作过程中，对输入信号和时钟信号的时间要求，以及输出对时钟信号响应的延迟等以上升沿触发的D触发器为例：,主要参数：建立时间tSU, 保持时间tH , 触发脉冲宽度tw , 最高时钟频率fcmax=1/Tcmin传输延迟tpLH，tpHL,P,30,5.4 触发器的逻辑功能,状态图-是在各种输入信号作用下触发器状态之间的转换关系的一种图形表示.,触发器按逻辑功能分为：D触发器、JK触发器、T触发器、 SR触发器触发器逻辑功能的表示方式: 特性方程、特性表、状态转换图(简称状态图),触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系同一种逻辑功能的触发器可以用不同的电路结构实现同一种电路结构形式可以作成不同逻辑功能的触发器31,D 触发器,特性方程： Qn+1=D,,,,,,,,,,,,,,,,,,,,,,状态图,32,D触发器波形举例,例：D 触发器的CP和输入信号的波形如图所示，分别画出上升沿和下降沿两种触发方式的Q端波形设Q初态为0上升沿,下降沿,33,JK触发器,特性方程：,0,1,说 明 保 持 置 0 置 1 翻转/计数,34,JK触发器波形图举例,例：已知右图所示JK 触发器的输入波形，设触发器初态为0，试画出 Q 端的波形。

Q,置0,翻转,保持,置1,翻转,翻转,35,T 触发器,特性方程：,（当T 固定为1时，称为T触发器）,T触发器可以用JK触发器替代，只需令J=K=T即可36,SR触发器,,SR触发器可以用JK触发器替代，只需令J=S，K=R即可37,集成触发器,集成触发器通常带有对输出状态直接置0和直接置1的控制端， 即具有清零和预置功能直接清零和直接预置功能不受CP控制,也称为异步清零和异步预置）,集成触发器通常为D触发器和JK触发器，其它触发器可以用这两类触发器转换而成38,集成触发器举例,有3个J端和3个K端，它们之间是“与”逻辑关系；Rd :清零端，Sd :预置端,例如 ：集成JK触发器74LS72（主从）,,,39,集成触发器举例（续）,例如 ：集成双JK触发器74F112（利用传输延迟）,74F112,40,集成触发器举例（续）,CMOS双D触发器74HC74 （维持阻塞）,41,触发器逻辑功能的转换,用一种触发器通过外电路连接设计而实现其他触发器的 功能，可以通过比较两者的特性方程来实现转换Qn+1 = D,,,,42,练 习,假设一种WZ触发器的特性表如下所示，,,试分别用JK触发器和D触发器实现这种WZ触发器的逻辑功能。

43,触发器应用举例,,,,,,,,,二分频电路/1位二进制数计数器,Q的频率是CP的1/2,时序图：,也可用下降沿有效的触发器构成,44,触发器应用举例,Q0为CP的2分频，Q1为CP的4分频；,该电路既可作分频器，也是一个2位二进制 (或4进制) 加计数器2位二进制计数器/分频电路,时序图：,,Q1Q0的状态图：,例：,思考： 如果把Q0 接在右边的CP上，结果如何？,练习: 具有直接清零端R的JK触发器接成如图所示逻辑电路，,解：,已知CP和A的波形，试画出触发器Q端的波形，设Q 初始状态为046,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元 锁存器是对脉冲电平敏感的电路，其输出在输入信号的电平作用下改变状态 触发器是对时钟脉冲边沿敏感的电路，其输出只能在时钟脉冲的上升沿或下降沿处改变状态 触发器按逻辑功能分类有: D触发器、JK触发器、T/T'触发器和SR触发器它们的逻辑功能可用特性表、特性方程和状态图来描述触发器的电路结构与逻辑功能没有必然联系小 结,47,作 业,P242-2435.4.85.4.10,。