TFT-LCD原理及设计PPT精选文档.ppt

TFT-LCD原理及設計OUTLINElTFTLCD簡介lTFTLCD的操作原理lTFTLCD的優點lTFTLCD的設計考量lTFTLCD的設計流程TFTLCD簡介lTFTLCD的特性lTFTLCD的操作原理lTFTLCD的優點LCD : 一種光電裝置l光 : Dnm光可分為不同的極化方向m不同極化方向的光經過液晶, 會有不同的光程m光經過此光程差再組合後, 會改變其極化的形式m配合偏光片擋去某個極化方向的光, 即可決定光的穿透率l電 : Dem不同的電壓下, 液晶會有不同的排列方式m不同的液晶排列方式造成不同的光程差, 因而使得穿透率改變如此可將video信號(電)轉換成亮暗顯示(光)TN型液晶 : 亮偏光片1(垂直)偏光片2(水平)水平偏極化光出未偏極化光入液晶未施加電壓 : 偏極化光隨液晶分子扭轉TN型液晶 : 暗無光出未偏極化光入液晶V偏光片1(垂直)偏光片2(水平)液晶的光電特性Tpeak(TN)Tpeak(FFS)主動矩陣式 LCDDATA DRIVERSSCAN DRIVERSl主動元件mTFTmSiNx電容mMIM電容TFTLCD的操作原理l在主動矩陣式 LCD中, 每個畫素具有一TFT, 其閘極連接至水平向的掃描線, 汲極連接至垂直向的資料線, 而源極連接至液晶電極l顯示器同時間一次起動一條水平掃描線, 以將TFT打開, 而垂直資料線送入對應的視訊信號, 對液晶電極充電至適當的電壓l接著關閉TFT, 直到下次重新寫入信號前, 使得電荷保存在電容上; 同時起動次一條水平掃描線,送入對應的視訊信號l依序將整個畫面的視訊資料寫入, 再自第一條重新寫入信號, 一般此重覆的頻率為60~70 Hzl對每個畫素而言, 液晶上所跨的電壓和穿透度具有一定的關係, 而且是完全相同的, 因此, 只要能控制所寫入的電壓, 即可顯示想要的畫面TFTLCD的優點l畫素各自獨立, 可消除串音(crosstalk)現象l畫素自資料線獨立, 在畫素電容上可保持電荷, 故可使用穿透度隨電壓變化較緩的液晶, 出更多灰階l可製成較大面積與較高解析度TFTLCD的設計考量l設計原則 : 確保視訊資料不失真l設計考量 :m設計目標m儲存電容mTFT特性m信號線延遲m曝光分割m其他設計考量1. Global parameters2. Read image3. Map colors4. TFT analysis5. Array analysis6. Cell electrical7. Liquid crystal cell8. Optical analysis9. Display image10. Configure file11. Medici12. Raphael5GIFcolorsVdataVpixelT%GIF236891274,11Liquid Outlook設計目標l解析度 : 驅動頻率, 驅動負載, 畫素大小l面板尺寸 : 驅動負載, 信號延遲, 畫素大小l操作電壓 : TFT充電能力, Feedthrough效應l極性反轉模式 : Cst on gate, common調變l開口率 : 信號線寬, 儲存電容大小l其他光學目標 : 視角, 反應速度, ...極性反轉l液晶不可在直流電壓下操作過久Frame inversionColumn inversionDot inversionRow inversion儲存電容l協助液晶電容之電荷儲存l減少Feedthrough效應lCst on gatem節省common busm增加開口率m驅動電壓設計較複雜CgsCstClcCspCgsCstClcCsp液晶電容之電荷儲存l漏電途徑mTFT關電流m液晶l漏電要求m在新視訊資料寫入前, 漏電不可使電壓變化大於一個灰階CgsCstClcCspGate 打開Qn=Cgs(Vn-Vg)+Cst(Vn-Vst)+Clc(Vn-Vcom)+Csp(Vn-Vs)…(1)Gate 關閉Qn’=Cgs(Vn’-Vg’)+Cst(Vn’-Vst)+Clc(Vn’-Vcom)+Csp(Vn’-Vs’)…(2)(1)-(2)0=Cgs(△Vp-△Vg)+Cst(△Vp)+Clc(△Vp)+Csp (△Vp -△ Vs)電荷守衡CgsCstClcCspFeedthrough效應Clc,aClc,bDVp,a  DVp,b W = | DVp,a - DVp,b |(愈小愈好)CgsCstClcCspFeedthrough效應 (續)Feedthrough效應的計算lClc隨電壓而改變lCgs隨電壓而改變l不同電壓下, feedthroughk 大小不同TFT特性l開電流足以在時間內完成充電l關電流不致在時間內漏電太多lCgs愈小, 則feedthrough亦愈小TFT 特性需求On current:Off current:On-to-Off ratio:M. Shur, M. Jacunski, H. Slade, M. Hack, "Analytical Models for Amorphous and Polysilicon Thin Film Transistors for High Definition Display Technology," J. of the Society for Information Display, vol. 3, no. 4, p. 223, 1995信號線延遲lCpixel(有些電容可視實際情況忽略或加入)mFor gate bus :nCgd//Cgd'//Cg0//Cgsm//[(Cgp//Cgdm)+(Cpd//Cpd'//Cs//Clc)]// [Cg'p+(Cpd//Cpd'//Cs//Clc)]mFor data busnCdg//Cdg'//Cd0//Cgsm//[(Cdp//Cdsm)+(Cpg//Cpg'//Cs//Clc)]// [Cd'p+(Cpg//Cpg'//Cs//Clc)]lRpixelmr*[bus length/(bus width * thickness)]lDelay = N(N+1) Rpixel * Cpixel /2L. Pillage and R. Rohrer.“The essence of AWE,” IEEE Circuits and Devices Magazine,Sept. 1994, pp.12-19l光罩vs. TFT基板l補償電容曝光分割其他設計考量l製程的變動量m液晶厚度不均勻性mTFT特性漂移lReverse tilt, rubbing等與液晶相關的問題lESD防護l雷射修補l驅動IC推動能力TFTLCD的設計流程l訂定設計規格, 如 : 尺寸, 解析度…l選擇設計架構l收集相關資料l起始設計l依起始設計作Pixel佈局l應用模擬工具驗證設計l周邊光罩佈局l其他注意事項選擇設計架構lTFT結構及製程m poly-Si, BCE, Tri-Layer, Top gate, FSA…l儲存電容方式mstorage on gate或on common…l驅動方式mFrame inversion, dot inversion…lpixel排列方式m直條, 三角…收集相關資料l製程 : Bus metal(阻值, 厚度, taper), active layer, insulators (厚度, dielectric constant)lTFT特性 : Id-Vg, Id-Vd, Vth uniformity, Cgs……m注意 : 考慮worst case :nVt shift includes process scattering and operation instabilitynMobility at 0 oCnMargin between Vdata,min and Vg,offnMaximum voltage difference on TFTlLC cell特性(含PI等) : 電容-電壓, 漏電l驅動IC : 電壓範圍, 驅動能力起始設計l決定Panel/Pixel sizel高估Clc面積l決定TFT之W 及Cstl高估RC delay以決定scan bus widthl應用起始設計程式決定Panel/Pixel sizel分割玻璃基板lPanel size = 所分割之基板大小 + 留邊 + shorting bar + TAB + 拉線 + ESD + 修補線 + pixel arraylPixel size = array size/解析度高估Clc面積l自pixel size中扣除下列各項 : mbus(data, gate, com) : 以layout rule minimum值低估之mTFT : L由device特性決定, 令W = L低估之, 電極所佔面積亦用layout rule minimum值低估之mCs : 以0低估之, (因可能用com bus width即足夠)m其他間隔區域 : 以layout rule minimum值低估l由此面積計算mClc,max=epar*Clc area/cell gap; Clc,min=eprp*Clc area/cell gapmDClc = Clc,max-Clc,minmRlc = r / Clc area * cell gap決定TFT之W 及 CstlIon : (W/L)mCins(Vg-Vt) > (Clc,max+Cs)*ln(2*gray level) /(1/60Hz /scan line #) lIoff < (Clc,min+Cs)*(Vpixel,max)/gray level #/ (1/60Hz)lW = (Vgh-Vgl)*[DClc*Cgs] /[(Clc,max+Cs+Cgs)* (Clc,min+Cs+Cgd)] < gray levellRC delay = [data line#*(data line#+1)] *(Rpixel*Cpixel)/2lRetention ratio = exp{-(1/60Hz)/((Rlc//Roff)*(Clc+Cs))} < 5%高估 RC delay以決定scan bus widthl一般data bus是用metal II (Al)作, 其電阻低且厚度大, 故通常是受限於layout rulel故主要考慮scan bus 的delay :mCpixel,scan = Cscan,data+Cscan,com+(Cgs串聯Cs+Clc) (取最大值)mRpixel = r*[bus length/(bus width * thickness)]mRC delay = N*(N+1)*Rpixel*Cpixel/2m依RC delay決定bus width應用起始設計程式l限制線交集處即為可設計範圍(圖中 區域)l更動設計值可知各種效應的影響l設計者應知何處為高估, 以知其設計的改善空間依起始設計作Pixel佈局lBus (data, gate, com)lTFTlCstlClcl補償電容lBus間crossoverl其他, 如 : light shield, color filter等l注意reverse tilt, rubbing等與液晶相關的問題應用模擬工具驗證設計l依Pixel佈局建立模擬所需參數m液晶電容重新計算m各bus寬度m雜散電容計算lTFT元件SPICE參數l各電壓(scan, data, common)波形設定周邊光罩佈局l雷射修補線lESD防護電路lPixel至TAB佈線lTABlShorting bars(配合測試方法)lAlign marksmlithography, testing, 壓合, 框膠, 銀膠點, TAB…l銀膠點l其他, 如 : Test keys, 版本編號…其他注意事項l考慮design rule及stepping errorlRecticle floor planm將所設計的panel分割放置在光罩上m配合建立黃光job, 先行嘗試重組lTape out前檢查mcheck list。