奇数分频电路.doc

频电路的实现蛊況跑r必題必溺低为原来的1/N,就叫N分频实现分频的 电路或装置称为“分频器”若N为偶数则为偶数分频，N为奇数则 为奇数分频通过分频可以得到所需要的频率占空比为1:1的奇数分频电路的实现:将信号进行占空比为50%的N （N为奇数）分频：利用一个沿和一个下降沿的占空比为（（N-1）/2:N）的N分频电路分别，最后将其输出信号进行相或，便得到占空比为50%的 之后的频率值以3分频为例：首先设计模三的计数器，分别为上升沿和下降沿 触发其真值表如下：Q】QQ*iQ%可以得出逻辑关系为：Q9QSQ5Q*i=Q，lQo 按照此逻辑关系画出如下的电路图Q%=Q，iQ，（）Q2Q，1Q（）逻辑关系画出如下的电路图占空比为1:1的奇数分频电路的实现然后对加利用倍频器将输入频率变为原来的2倍， 号的频率进行偶数等占空比分频 以三分频为例：首先将信号elk进行倍频F1,然后将信号进行6分频F倍频器 ・|计数器图1原理框图无忧PPT整現;L布「I 慎"0 ]□ndO:«9l8Zf7而而•XT"IpaijnvO '利用倍频器将CLK信号二倍频，输出信号F1频率为CLK的2倍，即 ?CLK,因此计数器只需对2CLK信号进行(2N)倍偶数等占空比分频。

倍频电路部分：首先假设输入频率CLK和D触发器的输出Q的初始状态均为高电平1 经过逻辑运算，F1输出低电平0,即D触发器的时钟为恒定电平，其输出维持1不变 现在假设输入频率CLK发生跳变，CLK跳变为低电平，此时由于延时，D触发器的输 出Q仍然维持1 一段时间，在这段时间里，F1的电平跳变为1当F1跳变时，D触发器 输出随之发生跳变，由1变为0,此时再与CLK的低电平逻辑组合，F1的输出又跳变为 0由此可以看出，CLK一次电平跳变，F1的电平跳边魁EET 囲炷--1OPUC ✓•;・・；••••••••••••■s」opuedataMF> clockqdata> clockDFFq分频电路部分：采用格雷码计数器，可有效的避免毛刺现象的发生格雷码跳变顺序：001—011—010—110—111—101 (Q2Q1Q0)用卡诺图化简之后的逻辑表达式：Q*2=Q2Qh-QiQ,oQi 二 Q'oQi+Q‘2QoQo=Q'iQo+Q2Qi无忧PPT整現宣布由于所选择的格雷码没有000状态，所以需保证起始状态不能为000, 则多了一个d高电平，用来控制起始状态q2的输出即是对时钟信号elk三分频之后的信号波形。

占空比为1:1的奇数分频电路的实现：（3.利用如下电路图实现OX A 8： CM)TH 0 0 0L 0 0 0H 1 0 HL 1 0 1H 0 1 1L 0 5 D无忧PPT整現;L*KB>0elkB 0-r*_ruo_n~nn o.Llo_t待1dOOB 1l—TJJi i1 1 i i 1 11 1 1 1 t 1l_t2dllB U'} 1 1_ rn : i1r分3d281—1 1 11i i_J L<2^4clk3B UJ) 1 L—__r1 11ri f i i i i jii1 1 : : : 1 1 1Illi»j 1 1 I• •fillIlli半整数分频电路1 •假设有一个5MHZ的时钟信号，但需要得到2MHZ的时钟，分频 比刃25,此时可采用半整数分频器2、原理'半整数分频器的设计思想：以6.5分频为例要实现6.5分频，可 先设计一个模7计数器，在设计一个脉冲扣除电路，加在模7计数器之后 ,每来7个脉冲就扣除半个脉冲，即可实现分频系数为6.5的半整数分频 采用类似的方法，可实现任意半整数分频器图1为半整数分频器原 理图通过异或门和2分频模块组成脉冲扣除电路，脉冲扣除正是输入 频率与2分频输出异或的结果。

无忧PPT整現;L*无忧PPT整現;L*无忧PPT整現;L*B^OOHQ2CLKCLK1CLK2B 1B 0B 11 LO_n_n^nRjmonn_n_n_n_nAn_n_n_n_m^_MAn^_n^JTruin_rLnAn_。