[半导体技术-课件]-集成电路EDA设计概述.ppt

第1章 集成电路EDA设计概述o本课程中EDA定义o电子系统发展历史o高性能集成化设计o数字集成化设计流程o数字系统实现方法o集成化设计发展趋势o集成设计应用前景EDA技术的范畴模拟芯片模拟芯片数字芯片数字芯片数模混合芯片数模混合芯片设计输入设计输入逻辑综合逻辑综合仿真仿真编程下载编程下载本课程内容本课程内容！芯片设计芯片设计电路设计电路设计什么是EDA技术？oEDA（Electronic Design Automation，电子设计自动化）n是在计算机的辅助下完成电子产品是在计算机的辅助下完成电子产品设计方案的输入、处设计方案的输入、处理、仿真和下载理、仿真和下载的的的一种先进的的一种先进的硬件设计硬件设计技术！技术！n是立足于计算机工作平台开发出来的一整套先进的设计是立足于计算机工作平台开发出来的一整套先进的设计电子系统的电子系统的软件工具软件工具n是是微电子技术微电子技术中的核心技术之一，是现代集成系统设计中的核心技术之一，是现代集成系统设计的重要方法的重要方法计算机并口计算机并口器件编程接口器件编程接口PCB BoardPCB BoardPLD编程目编程目标文件标文件4EDA-现代的数字系统设计方法o首先在计算机上安装EDA软件，它们能帮助设计者自动完成几乎所有的设计过程；再选择合适的PLD芯片，可以在一片芯片中实现整个数字系统（SOPC)。

基于芯片的设计方法采用PLD（可编程逻辑器件FPGA/CLPD），利用EDA开发工具，通过芯片设计来实现系统功能EDA软件空白PLD+数字系统编程+HDL(Verilog)1.摩尔定律：摩尔定律：在大约每隔9到18个月，单片集成电路上的晶体管的数目就会增加一倍，而功耗会下降一半1.1 电子系统的发展历史 2、各个时期电子系统的发展、各个时期电子系统的发展当前当前IC设计背景设计背景o信息产业和高新技术产业的信息产业和高新技术产业的核心和战略核心和战略产产业是业是集成电路产业集成电路产业摩尔定律EDA工具发展SOC电子系统复杂性和带宽电子信息产品升级速度SOC是当前IC设计发展的主流，开发和应用SOC也是当前IT产业发展的需要IC产业裂变3、现代硬件电路的设计现状、现代硬件电路的设计现状o数字集成电路oDSPoFPGAoSOCoNOC4.数字系统的热门方向：数字系统的热门方向：1.2 高性能集成化设计o大规模集成化带来自动设计的进步（EDA）o电路、工作的复杂化带来HDL的普及oC/C+与HDL差别4004，几千门级，几千门级486，几百万门级，几百万门级Core 2，几亿门级，几亿门级现代技术快速发展使得综合性学科的出现现代技术快速发展使得综合性学科的出现速度：系统的速度是由系统的时序和时滞两个因素决定主要主要主要主要物理物理物理物理特性特性特性特性吞吐量：即是数据流量，即每个时钟内处理的数据量面积：是通过半导体工艺不断研发实现低面积消耗功耗：随着集成度的增加，单位面积上的晶体管数目增加，降低功耗是必然数字集成化系统的性能的主要数字集成化系统的性能的主要4个特性个特性1.3数字集成化设计流程数字系统的层次结构数字系统的层次结构:数字系统（芯片）层次化结构o产品功能定义o算法仿真matlab、vc+opencv等o产品模块划分o模块的HDL描述o模块HDL仿真o电路性能优化n电路动作与时钟优化电路动作与时钟优化n模块输入模块输入/输出输出nRTL级源码的优化级源码的优化n功耗、面积最优化设计功耗、面积最优化设计集成电路集成电路EDA设计流程设计流程EDA设计流程 -选用合适的 EDA仿真工具；-选用合适电路图输入和HDL编辑工具；-逐个编写可综合HDL模块；-逐个编写HDL测试模块；-逐个做Verilog HDL 电路逻辑访真；-编写Verilog HDL总测试模块；-做系统电路逻辑总仿真；EDA设计方法oEDAEDA设计方法（续前）：设计方法（续前）：-选用合适的基本逻辑元件库和宏库 -租用或购买必要的IP核；-选用合适的综合器；-进行综合得到门级电路结构；-布局布线，得到时延文件；-后仿真；-定型，FPGA编码或ASIC投片集成电路EDA设计流程及设计软件工具FPGA 设计流程设计流程第一步：系统算法仿真、按第一步：系统算法仿真、按照照“自顶向下自顶向下”的设计方法的设计方法进行系统划分。

进行系统划分第二步：输入第二步：输入VHDL/Verilog HDL代码代码 第三步：将以上的设计输第三步：将以上的设计输入编译成标准的入编译成标准的VHDL/Verilog HDL文件，文件，然后将文件调入然后将文件调入HDL仿真仿真软件进行功能仿真软件进行功能仿真 第四步：利用综合器对源第四步：利用综合器对源代码进行综合优化处理，代码进行综合优化处理，生成门级描述的网表文件生成门级描述的网表文件 第五步：如果整个设计超第五步：如果整个设计超出器件的宏单元或出器件的宏单元或I/O单单元资源，可以将设计划分元资源，可以将设计划分到多片同系列的器件中到多片同系列的器件中第六步：将试配器产生的第六步：将试配器产生的器件编程文件通过编程器器件编程文件通过编程器或下载电缆载入到目标芯或下载电缆载入到目标芯片片FPGA中中 系统要求系统划分和功能设置行为级/寄存器传输级（RTL）设计综合封装测试制版流片自动布局布线系统仿真行为仿真门级仿真物理验证后仿真系系统统及及功功能能设设计计单元库单元库逻逻辑辑及及电电路路设设计计版版图图设设计计芯片硬件设计包括o 1功能设计阶段：设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环 境温度及消耗功率等规格，以做为将来电路设计时的依据。

更可进一步规划软 件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设 计在电路板上o 2设计描述和行为级验证：功能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现 这些功能将要使用的IP 核此阶段将接影响了SOC 内部的架构及各模块间互 动的讯号，及未来产品的可靠性决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设 计接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证 behavioral simulation）注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果o 3逻辑综合：确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑 电路时的参考依据硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要 因素事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法 只适于做为系统评估时的仿真模型，而不能被综合工具接受逻辑综合得到门级网表。

o 4门级验证（Gate-Level Netlist Verification）：门级功能验证是寄存器传输级验证主要的工作是要确认经综合后的电路 是否符合功能需求，该工作一般利用门电路级验证工具完成注意，此阶段仿真需要考虑门电路的延迟o5布局和布线：布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置布 线则指完成各模块之间互连的连线注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC 的性能，尤其在0.25 微米制程以上，这种现象更为显著EDAEDA设计流程：设计流程：设计创意设计创意 +仿真验证仿真验证集成电路芯片设计过程框架集成电路芯片设计过程框架From 吉利久教授吉利久教授是是功能要求功能要求行为设计（行为设计（HDL）行为仿真行为仿真综合、优化综合、优化网表网表时序仿真时序仿真布局布线布局布线版图版图后仿真后仿真否否是是否否否否是是Sign off设计业设计业典型FPGA应用设计流程系统设计算法设计RTL设计系统验证算法验证RTL验证逻辑综合布局布线后仿真数据流下载硬件验证本课重点！u基于HDL的FPGA/CPLD设计流程文本编辑器图形编辑器生成HDL源程序HDL综合器逻辑综合、优化FPGA/CPLD布局布线/适配器自动优化、布局、布线/适配编程器/下载电缆编程、下载测试电路FPGA/CPLD器件和电路系统HDL 行为仿真仿真器 功能仿真 时序仿真 HDL源程序网表文件(EDIF,XNF,VHDL.)熔丝图、SRAM文件、VHDL/Verilog网表25CPLD/FPGA 设计流程26FPGA/CPLD设计流程(1)(2)(4)(5)(3)设计要求设计要求设计输入设计输入功能仿真功能仿真综合综合布局布线布局布线时序分析时序分析时序仿真时序仿真编程、配置编程、配置设计修改设计修改(6)(7)全编译全编译27（3 3）SynthesisSynthesis -Translate Design into Device Specific Primitives -Optimize Design to Meet Required Area&Performance ConstraintsDesign Specification（4 4）Place&RoutePlace&Route -Map Primitives to Specific Locations Inside Target Technology with Reference to Area&Performance Constraints -Specify Routing Resources to Be Used（1 1）Design Entry/RTL CodingDesign Entry/RTL Coding -Behavioral or Structural Description of Design（2 2）Function SimulationFunction Simulation -Verify Logic Model&Data Flow (No Timing Delays)LEM512M4KI/OCPLD/FPGA CPLD/FPGA 设计流程设计流程28（5 5）Timing AnalysisTiming Analysis -Verify if Design Meets Timing Performance Specifications（6 6）Timing SimulationTiming Simulation -Verify if the logic function and timing performance are correct (With Timing Delays)（7 7）PCB Simulation&TestPCB Simulation&Test -Simulate Board Design -Program&Test Device on Board tclkv几乎所有这些步骤可由几乎所有这些步骤可由 EDA EDA 工具自动完成工具自动完成!v设设计计人人员员只只需需简简单单地地以以适适当当的的设设计计输输入入方方式式来描述其设计来描述其设计.CPLD/FPGA CPLD/FPGA 设计流程设计流程 EDA工具的两个主要功能是：综合和仿真。

综合(Synthesis)就是将用比较高级别的抽象 自动地转到更低级别抽象的一种方法综合转换（翻译）优化事实上，设计过程中的每一步都可称为一个综合环节设计过程通常从高层次的行为描述开始，以最低层的结构描述结束，每个综合步骤都是上一层次的转换u综合、仿真综合、仿真综合器能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序，或协助手工转换的程序综合器和编译器相类似，但又有区别a)软件语言设计目标流程软件语言设计目标流程为ASIC设计提供的电路网表文件综合器与编译器的区别综合器与编译器的区别(1)软件程序编译器COMPILERCPU指令/二进制数据代码：010010 1100C/ASM程序。