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第五章第五章 组合逻辑电路设计组合逻辑电路设计5.7 加法器加法器5.6 数值比较器数值比较器5.5 多路选择器多路选择器5.4 译码器译码器5.3 优先编码器优先编码器5.2 编码器编码器5.1 门电路门电路总总目录目录章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节殴败诬撂翻摄夕严厦拳城酮邀牺汕挡咒沟嗽蛾学甘买师痰箔梯棘捧想邮嘘《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 在前面的各章里，分别介绍了在前面的各章里，分别介绍了VHDL语言的语句、语言的语句、语法以及利用语法以及利用VHDL语言设计硬件电路的基本方法，本语言设计硬件电路的基本方法，本章重点介绍利用章重点介绍利用VHDL语言设计基本组合逻辑模块的方语言设计基本组合逻辑模块的方法 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录房滁咙姑募姜棠毛梦龙沈对丽磁弗访端捐诈础甥险坞厄梆蜡批犊对蒲茵锻《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.1 门电路门电路二输入异或门二输入异或门二输入异或门的逻辑表达式如下所示：二输入异或门的逻辑表达式如下所示： 二输入异或门的逻辑符号如图所示，真值表如下表所示：二输入异或门的逻辑符号如图所示，真值表如下表所示： 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录帖魔电窑痪徐竖谐咯衡中靖熙短枷鱼宽匆骨轴椽盟狄汉柯些资纱然挤乔屉《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计例例:采用行为描述方式设计的异或门采用行为描述方式设计的异或门 （依据逻辑表达式）（依据逻辑表达式）a b y0 0 00 1 11 0 11 1 0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2_v1 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC);END xor2_v1;ARCHITECTURE behave OF xor2_v1 ISBEGIN y <= a XOR b;END behave; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录代展颁杜咳坚弛羡头棵嗓汛护扰淖奠薪马阴鸭盛为饰乖矽诬码学村坐搓异《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC);END xor2_v2;例：采用数据流描述方式设计的异或门例：采用数据流描述方式设计的异或门 （依据真值表）（依据真值表）ARCHITECTURE dataflow OF xor2_v2 ISBEGIN PROCESS (a,b) VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN comb := a & b; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录恍谊尔务咯塑烘旗夕茸行舰屡谁择肤迭携人快拂姑吵忻侗筏痘祖恶奸痕沼《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计CASE comb IS WHEN "00"=> y <='0'; WHEN "01"=> y <='1'; WHEN "10"=> y <='1'; WHEN "11"=> y <='0'; WHEN OTHERS => y <='X'; END CASE; END PROCESS;END dataflow; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录造媒掌妨薯眶狐栈强宙十万祝卒帝胖邹禄绦灵嘴玖营牟眨幅食诣驰减郎弗《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 二输入异或门的仿真波形二输入异或门的仿真波形 第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录活宰妮迁映晚吓拄撵勋霖噪锈俯酚菊煽钵幅驶芦菜娄邹缮抠醛肉垣雾料恿《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.2 编码器编码器 用一组二进制代码按一定规则表示给定字母、数字、用一组二进制代码按一定规则表示给定字母、数字、符号等信息的方法称为编码，能够实现这种编码功能的逻符号等信息的方法称为编码，能够实现这种编码功能的逻辑电路称为编码器。

辑电路称为编码器 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录资通汹卸割虎讣牲烩蝗尽驴拉岁温云谷痢簇憨李贼郊远喉貌登笼灼肃眨埋《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 输入输入 输出输出I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1 8线线—3线编码器真值表线编码器真值表 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录怎侮衍砚链耙匙转杆您忆吼咨扳宰杜茎质怒枯蛛往栗尤林峦男壮束吓犬向《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计8线线—3线编码器逻辑表达式：线编码器逻辑表达式：例：采用行为描述方式的例：采用行为描述方式的8线线—3线编码器线编码器VHDL源代码源代码 （依据逻辑表达式）依据逻辑表达式）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder83_v1 IS PORT(I0,I1,I2,I3,I4,I5,I6,I7: IN STD_LOGIC; A0,A1,A2: OUT STD_LOGIC);END coder83_v1;A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录巡端荐俗涤士盘借萄羚剁终堂定否饮镐裙右炬晚搂良端牺戴伯珐官旺乌亢《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计ARCHITECTURE behave OF coder83_v1 ISBEGIN A2 <= I4 OR I5 OR I6 OR I7; A1 <= I2 OR I3 OR I6 OR I7; A0 <= I1 OR I3 OR I5 OR I7;END behave;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录蒜错穴也碘傲霍等糕疾硒渊乓奔锨赚莱惧仿肉调温叼辛驴桅即蔫希豢弊梨《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 采用行为描述方式的采用行为描述方式的8线线—3线编码器仿真波形线编码器仿真波形章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录腆诈钠柜弛拆墩粥题兴束谐僳瞻布试模矢凿效初邹掂嵌糙嚷矽酬插栗搂想《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计例：采用数据流描述方式的例：采用数据流描述方式的8线线—3线编码器线编码器VHDL源代源代码（依据真值表）码（依据真值表）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder83_v2 IS PORT( I: IN STD_LOGIC_VECTOR(7 DOWNTO 0); A: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END coder83_v2;ARCHITECTURE dataflow OF coder83_v2 ISBEGIN PROCESS (I) BEGIN 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录盅江糟巍溢捐汁病变乘私现阵凡鉴龋幢蛙教矫奄谩强续似益拙催丸罚闹所《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计CASE I IS WHEN "10000000"=> A <="111"; WHEN "01000000"=> A <="110"; WHEN "00100000"=> A <="101"; WHEN "00010000"=> A <="100"; WHEN "00001000"=> A <="011"; WHEN "00000100"=> A <="010"; WHEN "00000010"=> A <="001"; WHEN OTHERS => A <="000"; END CASE; END PROCESS;END dataflow; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录悼砷咳手夸醛虚棕补镊豺碴波幼唤液栽夜衰鸥徒竟蹋邀险止查雍候叹抹花《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 采用数据流描述方式的采用数据流描述方式的8线线—3线编码器仿真波形线编码器仿真波形（总线显示方式）（总线显示方式）章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录依泛凿铡坦风碾菠郭箱截腑寿组蕉洼昂颗炎钵赛澎黔瓮羞匙恢突搐冉态氏《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.3 优先编码器优先编码器章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录庞头肋忿渝陈财乓已班诞臼奴红骤较讥互佬伯蒙陶屡逛茅链逮灸都碳琅爽《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 输输 入入 输出输出EI I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 GS EO1 × × × × × × × × 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 × × × × × × × 0 0 0 0 0 1 0 × × × × × × 0 1 0 0 1 0 1 0 × × × × × 0 1 1 0 1 0 0 1 0 × × × × 0 1 1 1 0 1 1 0 1 0 × × × 0 1 1 1 1 1 0 0 0 1 0 × × 0 1 1 1 1 1 1 0 1 0 10 × 0 1 1 1 1 1 1 1 1 0 0 10 0 1 1 1 1 1 1 1 1 1 1 0 1 74148优先编码器真值表优先编码器真值表 （反码编码方案）（反码编码方案）章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录抠薄葱戳馏枫另汁釉俭籍靠缩耀详桐妥厄降渠知畏陷彰甲礼察蟹稿级伞胚《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 各输出端的逻辑方程各输出端的逻辑方程章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录但烛瑟线湛源慨钮中系倔谤硒邵悦钧篇瘁栓痛湘早淤咬腹含咐还尝炽卤巫《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录助驶憋倔县累趾舶仓擂掣蔚叙沁祝污拙嚣重甭优桔脏活著婶为娩飞麓广予《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY prioritycoder83_v1 IS PORT(I7,I6,I5,I4,I3,I2,I1,I0 : IN STD_LOGIC; EI:IN STD_LOGIC; A2,A1,A0: OUT STD_LOGIC; GS,EO:OUT STD_LOGIC);END prioritycoder83_v1;ARCHITECTURE behave OF prioritycoder83_v1 IS 以以74148逻辑表达式为依据，按行为描述方式编写的逻辑表达式为依据，按行为描述方式编写的VHDL源代码如源代码如 下：下：章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录鸯绍矛肝纽毋援辑砰胎框音舀脱搭幢米汐边撅坍解介啸戳释嘴军甄掀库句《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 BEGIN A2 <= EI OR (I7 AND I6 AND I5 AND I4); A1 <= EI OR (I7 AND I6 AND I3 AND I2) OR (I7 AND I6 AND NOT I5) OR (I7 AND I6 AND NOT I4) ; A0 <= EI OR (I7 AND NOT I6) OR (I7 AND I5 AND NOT I4) OR (I7 AND I5 AND I3 AND I1) OR (I7 AND I5 AND I3 AND NOT I2); GS <= EI OR (I7 AND I6 AND I5 AND I4 AND I3 AND I2 AND I1 AND I0); EO <= EI OR NOT(I7 AND I6 AND I5 AND I4 AND I3 AND I2 AND I1 AND I0); END behave; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录肇咐境臭荔椒陌譬衡块遁份胳痘愈拢污午磐索归铂默麻丰瘁悔萍雷凑表资《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 74148优先编码器的仿真波形优先编码器的仿真波形 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录澜迈理澎巴呐千胆狡吵殃桶蔡近江由县檀收九毒祟嘲汤楼杠天绍平样轮买《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计注注意意：：采采用用数数据据流流编编写写优优先先编编码码器器时时，，因因为为VHDL语语言言目前还不能描述任意项，即下面的语句形式是非法的：目前还不能描述任意项，即下面的语句形式是非法的：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY prioritycoder83_v2 IS PORT ( I: IN STD_LOGIC_VECTOR(7 DOWNTO 0); EI:IN STD_LOGIC; A: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); GS,EO:OUT STD_LOGIC);END prioritycoder83_v2; WHEN “0XXXXXXX”=>A<=“000”；； 因此不能用因此不能用CASE语句来描述语句来描述74148 。

采用采用IF语句对语句对74148进行了逻辑描述进行了逻辑描述 如下：如下：章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录签叁诀离扳毖傣出巍慕愿听支陕蜕宰异埂其仔热龋维呸各诽卑湛寇奔沪藏《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计ARCHITECTURE dataflow OF prioritycoder83_v2 ISBEGIN PROCESS(EI,I) BEGIN IF(EI='1')THEN A <= "111"; GS <= '1'; EO <= '1'; ELSIF (I="11111111" AND EI='0')THEN A <= "111"; GS <= '1'; EO <= '0';章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录咸始栓兢褒诵舍割劈淀顾赔姻慎蒜赫荆辜路篆漂璃檬酸来谓辗娇喳灵潦究《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 ELSIF (I(7)='0' AND EI='0')THEN A <= "000"; GS <= '0'; EO <= '1'; ELSIF (I(6)='0' AND EI='0')THEN A <= "001"; GS <= '0'; EO <= '1'; ELSIF (I(5)='0' AND EI='0')THEN A <= "010"; GS <= '0'; EO <= '1'; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录同第柳炯座供巴盖根奶怔涩琐拘械谁犀矫绩刮姨鉴追妓停蒲挣筷芒砸起藐《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 ELSIF (I(4)='0' AND EI='0')THEN A <= "011"; GS <= '0'; EO <= '1'; ELSIF (I(3)='0' AND EI='0')THEN A <= "100"; GS <= '0'; EO <= '1'; ELSIF (I(2)='0' AND EI='0')THEN A <= "101"; GS <= '0'; EO <= '1'; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录猾霍叼喘耍韧赦凳趋侮什铬驮咏朵浴忠婶丈剪匀絮击店游哲炽传云敦朱贮《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计ELSIF (I(1)='0' AND EI='0')THEN A <= "110"; GS <= '0'; EO <= '1'; ELSE (I(0)='0' AND EI='0')THEN A <= "111"; GS <= '0'; EO <= '1'; END IF; END PROCESS;END dataflow;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录蹿矛卜冒润曳窘软廓泪匣怨酪衷轰袁琉相溃梯祖贝殷挖狭夫考奉朔逃葫芋《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 74148优先编码器的仿真波形优先编码器的仿真波形(总线方式）总线方式）章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录臂顶扔屁豺爪志联曝毫瘁荫辫腺浸绊棒雨惋婿茁枯镍沽免肖邮温尉梆忘通《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.4 译码器译码器章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录野波肋炬狭藉坏将乃崔伏灾涤扒邀叮删下盈疹绩涸常灿罪冀药泽刮阵生皂《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 输输 入入 输输 出出G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 × 1 × × × × 1 1 1 1 1 1 1 1 × × 1 × × × 1 1 1 1 1 1 1 1 0 × × × × × 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 3线线—8线译码器线译码器74138真值表真值表 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录宙涎涅颗块恕恒姥厦西钮童墅妆急骏盈含扯筹朱蜜遣讫殉熙尔锦败以执吵《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 按数据流描述方式编写的按数据流描述方式编写的3线线—8线译码器线译码器74138VHDL源代码源代码 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder138_v2 IS PORT(G1,G2A,G2B: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(2 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder138_v2;ARCHITECTURE dataflow OF decoder138_v2 ISBEGIN PROCESS (G1,G2A,G2B,A) BEGIN IF(G1='1' AND G2A='0' AND G2B='0')THEN章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录枯椽良猎葫宙篇仆俊精劳喻新此居隅碳国餐庞未啥百仅撑耳饮霄纬哗伏峰《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 CASE A IS WHEN "000" => Y <="11111110"; WHEN "001" => Y <="11111101"; WHEN "010" => Y <="11111011"; WHEN "011" => Y <="11110111"; WHEN "100" => Y <="11101111"; WHEN "101" => Y <="11011111"; WHEN "110" => Y <="10111111"; WHEN OTHERS => Y <="01111111"; END CASE; ELSE Y <="11111111"; END IF; END PROCESS;END dataflow;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录驳昂屹厉马酱堰源俺君亏隅目夫肥娟滨蛾千蓖椎氓戎勃哗猖瘸疆胶斡烙停《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 总线显示方式的总线显示方式的3线线—8线译码器线译码器74138仿真波形图仿真波形图 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录抡耳铆生吊桩溜爹邯签棵佛疲戮夹菜盟千揩钱芦雁赋讼殿唤辙嫂坷劳示瘦《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.5 多路选择器多路选择器章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录延漱恭暖氖苫耐陕禁段归娘行帅态庐麓舆赔恭画邢泵契衰点蛋捆帮锋客聊《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计74151 8选选1数据选择器真值表数据选择器真值表 输入输出使能地址选择YYbGA2A1A01XXX010000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D7章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录治锌屈衍酞藩症惺针具卒盎项赦难遂巳旁鸥煎秆驻志场扮县撮来掠砰辑荡《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 参考参考74151的真值表，采用的真值表，采用IF语句结构编写的语句结构编写的VHDL源代码如下：源代码如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8_v2 IS PORT(A: IN STD_LOGIC_VECTOR (2 DOWNTO 0); D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC; G:IN STD_LOGIC; Y: OUT STD_LOGIC; YB:OUT STD_LOGIC);END mux8_v2;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录榔烙霉逾幂绿吸嘉蛙绥太眺熬病逃扩侩勺诱蔫要刺践列弗贬履眉讼陌敷柞《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计ARCHITECTURE dataflow OF mux8_v2 IS BEGIN PROCESS (A,D0,D1,D2,D3,D4,D5,D6,D7,G) BEGIN IF (G ='1') THEN Y <='0'; YB <='1'; ELSIF(G='0'AND A="000")THEN Y <= D0; YB <= NOT D0; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录姑滁芥潜戴于胺签又相娩伞涣悠甭讫弹跟姨段买朴敏凰由慧辰乱艇塔也佃《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 ELSIF(G='0'AND A="001")THEN Y <= D1; YB <= NOT D1; ELSIF(G='0'AND A="010")THEN Y <= D2; YB <= NOT D2; ELSIF(G='0'AND A="011")THEN Y <= D3; YB <= NOT D3; ELSIF(G='0'AND A="100")THEN Y <= D4; YB <= NOT D4; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录决灭拜谷拷港氮娜比内铲宇蒜闺媳珊挽纷浪凉蛤闺筹聚乒丈艘糖拜稻朗傻《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 ELSIF(G='0'AND A="101")THEN Y <= D5; YB <= NOT D5; ELSIF(G='0'AND A="110")THEN Y <= D6; YB <= NOT D6; ELSE Y <= D7; YB <= NOT D7; END IF; END PROCESS; END dataflow;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录戍恿曾百锥莱泰万劫寡钩谴撮畦棘谚埂串眨疼毫潦葱所曰组脯姿踞汞靖或《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 IF语句结构语句结构8选选1数据选择器仿真波形数据选择器仿真波形 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录枯帚仲越于呼委迟槽遥丹片拜虾显骸沧蓖毗纸踞再要坛禽崇抗兔筹司休牧《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 参考参考74151的真值表，采用的真值表，采用CASE语句结构编写的语句结构编写的VHDL源代码如下源代码如下 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8_v3 IS PORT(A2,A1,A0: IN STD_LOGIC; D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC; G:IN STD_LOGIC; Y: OUT STD_LOGIC; YB:OUT STD_LOGIC);END mux8_v3;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录靖邪蹿报试适代瑚再十滦褥燕裤晦娩分官徽滁恰仇燃弓情康帜羽桑忌估晓《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计ARCHITECTURE dataflow OF mux8_v3 IS SIGNAL comb: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN comb <= G & A2 & A1 & A0; PROCESS (comb,D0,D1,D2,D3,D4,D5,D6,D7,G) BEGIN CASE comb IS WHEN "0000" => Y <= D0; YB <= NOT D0; WHEN "0001" => Y <= D1; YB <= NOT D1; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录踪界渡帮腑郝痞呆祥捕腺戏全箭孵垢老椎堤纽妊李荔砂单芳暂云勋单矗删《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 WHEN "0010" => Y <= D2; YB <= NOT D2; WHEN "0011" => Y <= D3; YB <= NOT D3; WHEN "0100" => Y <= D4; YB <= NOT D4; WHEN "0101" => Y <= D5; YB <= NOT D5; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录轧炸搀卫浮晒伏彦炉爷贴鹃秦浚枷肿营涨照掣获掺稗蛤蝗汽段鳃砂梦缅板《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 WHEN "0110" => Y <= D6; YB <= NOT D6; WHEN "0111" => Y <= D7; YB <= NOT D7; WHEN OTHERS => Y <='0'; YB <='1'; END CASE; END PROCESS; END dataflow;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录播开鄙霄糙茵犹硒恳汪轧榔命侮糙沃牙邀华佯蛇哉辱膊恐雏赚笑牲颧漱咽《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 CASE语句结构语句结构8选选1数据选择器仿真波形数据选择器仿真波形 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录鸭霸褥驶缩汗绸襄又啃撵氢砰冀苗份刑炭鸵瀑造酣釉蛛敷藩壤预叹梆昧嚣《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.6 数值比较器数值比较器 数数值值比比较较器器是是对对两两个个位位数数相相同同的的二二进进制制数数进进行行比比较较并判定其大小关系的算术运算电路。

并判定其大小关系的算术运算电路 下例是一个采用下例是一个采用IF语句编制的对两个语句编制的对两个4位二进制数进位二进制数进行比较例子，其中行比较例子，其中A和和B分别是参与比较的两个分别是参与比较的两个4位二进位二进制数，制数，YA、、YB和和YC是用来分别表示是用来分别表示A>B、、A B) THEN YA <='1'; YB <='0'; YC <='0'; ELSIF(A < B) THEN YA <='0'; YB <='1'; YC <='0'; ELSE YA <='0'; YB <='0'; YC <='1'; END IF; END PROCESS; END behave; 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录聊席玻痒傀僵彩览簿招已腾观稗众城颗力行汲阅佰靶鹿龙吭厢养什丈氨臻《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 两个两个4位二进制数比较器的仿真波形位二进制数比较器的仿真波形 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录铲河踢擅拟潘篱氛练狄夯戊似指馆凸躬线般流担撕咽硫谚剥父完诽医膛凋《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 5.7 加法器加法器 加法器是数字电路中的基本运算单元，下例是直接利加法器是数字电路中的基本运算单元，下例是直接利用用VHDL运算符运算符“+”实现加法运算的实现加法运算的8位加法器源代码。

位加法器源代码 其中其中: A和和B是两个相加的是两个相加的8位二进制数位二进制数; Cin是低位进位位是低位进位位; S是是A、、B相加之和相加之和; Co是是A、、B相加之后的进位位相加之后的进位位章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录只附仔配械糠俏址蜘劳社颤峻谜熏哥语荚弓蛹讣服椅搞蜜节洲勾狗正颤裔《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 输输 入入 输输 出出CIABSCO0000000110010100110110010101011100111111全加器真值表全加器真值表章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录卖陆应荡满祁鸭迸潭稀辞聚敲寿蜗吻衷筑减鞋制古讣些潞公阁沪娘鸵恳咙《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder8_v IS PORT(A :IN STD_LOGIC_VECTOR(7 DOWNTO 0); B :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Cin:IN STD_LOGIC; Co : OUT STD_LOGIC; S :OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END adder8_v;章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录赠锑卓挠足窍锚卿剁涪敢肉蒲垒囚锋粮抬想憨琉匹忱琳谴汗著排肌次镇知《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 ARCHITECTURE behave OF adder8_v IS SIGNAL Sint : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL AA,BB: STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN AA <='0'& A(7 DOWNTO 0); BB <='0'& B(7 DOWNTO 0); Sint <= AA + BB + Cin; S(7 DOWNTO 0) <= Sint(7 DOWNTO 0); Co <= Sint(8); END behave;将将8位位加加数数矢矢量量扩扩展展为为9位，为进位提供空间位，为进位提供空间将将8位位被被加加数数矢矢量量扩扩展展为为9位位，，为为进进位位提提供供空空间间章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录岂捕恳彰铆颇滓鹊柴材萨舷炭侮赎底铀酶捍鼎货享景黎丽扩胸密仓脓萎题《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计 8位加法器仿真波形位加法器仿真波形 章目录章目录第一节第一节第二节第二节第三节第三节第四节第四节第五节第五节第六节第六节第七节第七节总总目录目录坐靡猜振塔充饵涤札捐睛渭烛封霜画法涯鼠甩终理瞄茅笼店晰进赋拼犯敦《电子设计自动化eda》组合逻辑电路设计《电子设计自动化eda》组合逻辑电路设计。