实验八 码型变换实验.doc

实验八 码型变换实验一、 实验目的了解二进制单极性码变换为AMI/HDB3码的编码规则；熟悉HDB3码的基本特征；熟悉HDB3码的编译码器工作原理和实现方法；根据测量和分析结果，画出电路关键部位的波形；掌握CMI码的编码规则熟悉CMI编译码系统的特性二、 实验仪器JH5001通信原理综合实验系统 一台20MHz双踪示波器 一台函数信号发生器 一台三、 实验原理和电路说明在实际的基带传输系统中，并不是所有码字都能在信道中传输例如，含有丰富直流和低频成分的基带信号就不适宜在信道中传输，因为它有可能造成信号严重畸变同时，一般基带传输系统都从接收到的基带信号流中提取收定时信号，而收定时信号却又依赖于传输的码型，如果码型出现长时间的连“0”或连“1”符号，则基带信号可能会长时间的出现0电位，从而使收定时恢复系统难以保证收定时信号的准确性实际的基带传输系统还可能提出其他要求，因而对基带信号也存在各种可能的要求归纳起来，对传输用的基带信号的主要要求有两点：1、 对各种代码的要求，期望将原始信息符号编制成适合于传输用的码型；2、 对所选码型的电波波形要求，期望电波波形适宜于在信道中传输前一问题称为传输码型的选择；后一问题称为基带脉冲的选择。

这是两个既有独立性又有互相联系的问题，也是基带传输原理中十分重要的两个问题传输码（传输码又称为线路码）的结构将取决于实际信道特性和系统工作的条件在较为复杂的基带传输系统中，传输码的结构应具有下列主要特性：1、 能从其相应的基带信号中获取定时信息；2、 相应的基带信号无直流成分和只有很小的低频成分；3、 不受信息源统计特性的影响，即能适应于信息源的变化；4、 尽可能地提高传输码型的传输效率；5、 具有内在的检错能力，等等满足或部分满足以上特性的传输码型种类繁多，主要有：CMI码、AMI、HDB3等等1）AMI/HDB3码AMI码的全称是传号交替反转码这是一种将消息代码0（空号）和1（传号）按如下规则进行编码的码：代码的0仍变换为传输码的0，而把代码中的1交替地变换为传输码的+1、–1、+1、–1…由于AMI码的传号交替反转，故由它决定的基带信号将出现正负脉冲交替，而0电位保持不变的规律由此看出，这种基带信号无直流成分，且只有很小的低频成分，因而它特别适宜在不允许这些成分通过的信道中传输由AMI码的编码规则看出，它已从一个二进制符号序列变成了一个三进制符号序列，即把一个二进制符号变换成一个三进制符号。

把一个二进制符号变换成一个三进制符号所构成的码称为1B/1T码型 AMI码除有上述特点外，还有编译码电路简单及便于观察误码情况等优点，它是一种基本的线路码，并得到广泛采用但是，AMI码有一个重要缺点，即接收端从该信号中来获取定时信息时，由于它可能出现长的连0串，因而会造成提取定时信号的困难为了保持AMI码的优点而克服其缺点，人们提出了许多种类的改进AMI码，HDB3码就是其中有代表性的一种HDB3码的全称是三阶高密度双极性码它的编码原理是这样的：先把消息代码变换成AMI码，然后去检查AMI码的连0串情况，当没有4个以上连0串时，则这时的AMI码就是HDB3码；当出现4个以上连0串时，则将每4个连0小段的第4个0变换成与其前一非0符号（＋1或–1）同极性的符号显然，这样做可能破坏“极性交替反转”的规律这个符号就称为破坏符号，用V符号表示（即+1记为+V, –１记为–V）为使附加V符号后的序列不破坏“极性交替反转”造成的无直流特性，还必须保证相邻V符号也应极性交替这一点，当相邻符号之间有奇数个非０符号时，则是能得到保证的；当有偶数个非0符号时，则就得不到保证，这时再将该小段的第1个0变换成+B或–B符号的极性与前一非0符号的相反，并让后面的非0符号从V符号开始再交替变化。

虽然HDB3码的编码规则比较复杂，但译码却比较简单从上述原理看出，每一个破坏符号V总是与前一非0符号同极性（包括B在内）这就是说，从收到的符号序列中可以容易地找到破坏点V于是也断定V符号及其前面的3个符号必是连0符号，从而恢复4个连0码，再将所有–1变成+1后便得到原消息代码HDB3码是CCITT推荐使用的线路编码之一HDB3码的特点是明显的，它除了保持AMI码的优点外，还增加了使连0串减少到至多3个的优点，这对于定时信号的恢复是十分有利的AMI/HDB3频谱示意图参见图5.1.1在通信原理综合试验箱中，采用了CD22103专用芯片（UD01）实现AMI／HDB3的编译码实验，在该电路模块中，没有采用复杂的线圈耦合的方法来实现HDB3码字的转换，而是采用运算放大器（UD02）完成对AMI/HDB3输出进行电平变换变换输出为双极性码或单极性码由于AMI/HDB3为归零码，含有丰富的时钟分量，因此输出数据直接送到位同步提取锁相环（PLL）提取接收时钟AMI/HDB3编译码系统组成框图见图5.1.2接收时钟的锁相环（PLL）提取电路框图见第二章模拟锁相环一节的图2.3.2AMI/HDB3编译码系统组成电原理图见图1.22.2。

输入的码流进入UD01的1脚，在2脚时钟信号的推动下输入UD01的编码单元，HDB3与AMI由跳线开关KD03选择编码之后的结果在UD01的14（TPD03）、15（TPD04）脚输出输出信号在电路上直接返回到UD01的11、13脚，由UD01内部译码单元进行译码通常译码之后TPD07与TPD01的波形应一致，但由于当前的输出HDB3码字可能与前4个码字有关，因而HDB3的编译码时延较大运算放大器UD02A构成一个差分放大器，用来将线路输出的HDB3码变换为双极性码输出（TPD05）运算放大器UD02B构成一个相加器，用来将线路输出的HDB3码变换为单极性码输出（TPD08）跳线开关KD01用于输入编码信号选择：当KD01设置在Dt位置时（左端），输入编码信号来自复接模块的TDM帧信号；当KD01设置在M位置时（右端），输入编码信号来自本地的m序列，用于编码信号观测本地的m序列格式受CMI编码模块跳线开关KX02控制：KX02设置在1_2位置（左端），为15位周期m序列（111100010011010）；KX02设置在2_3位置（右端），为7位周期m序列（1110010）跳线开关KD02用于选择将双极性码或单极性码送到位同步提取锁相环提取收时钟：当KD02设置在1_2位置（左端），输出为双极性码；当KD02设置2_3位置（右端），输出为单极性码。

跳线开关KD03用于AMI或HDB3方式选择：当KD03设置在HDB3状态时（左端），UD01完成HDB3编译码系统；当KD03设置在AMI状态时（右端），UD01完成AMI编译码系统该模块内各测试点的安排如下：1、 TPD01：编码输入数据（256Kbps）2、 TPD02：256KHz编码输入时钟（256KHz）3、 TPD03：HDB3输出+4、 TPD04：HDB3输出–5、 TPD05：HDB3输出（双极性码）6、 TPD06：译码输入时钟（256KHz）7、 TPD07：译码输出数据（256Kbps）8、 TPD08： HDB3输出（单极性码）2)CMI码根据CCITT建议，在程控数字交换机中CMI码一般作为PCM四次群数字中继接口的码型在CMI码模块中，完成CMI的编码与解码功能CMI编码规则见表5.2.1所示：表5.2.1 CMI的编码规则输入码字编码结果001100/11交替表示因而在CMI编码中，输入码字0直接输出01码型，较为简单对于输入为1的码字，其输出CMI码字存在两种结果00或11码，因而对输入1的状态必须记忆同时，编码后的速率增加一倍，因而整形输出必须有2倍的输入码流时钟。

在这里CMI码的第一位称之为CMI码的高位，第二位称之为CMI码的低位在CMI解码端，存在同步和不同步两种状态，因而需进行同步同步过程的设计可根据码字的状态进行：因为在输入码字中不存在10码型，如果出现10码，则必须调整同步状态在该功能模块中，可以观测到CMI在译码过程中的同步过程CMI码具有如下特点：1、 不存在直流分量；2、 在CMI码流中，具有很强的时钟分量，有利于在接收端对时钟信号进行恢复；3、 具有检错能力，这是因为1码用00或11表示，而0码用01码表示，因而在CMI码流中不存在10码，且无00与11码组连续出现，这个特点可用于检测CMI的部分错码CMI编码模块组成框图如图5.2.1所示 CMI编码器由：1码编码器、0码编码器、输出选择器组成1、 1编码器：因为在CMI编码规则中，要求在输入码为1时，交替出现00、11码，因而在电路中必须设置一状态来确认上一次输入比特为1时的编码状态这一机制是通过一个D触发器来实现，每次当输入码流中出现1码时，D触发器进行一次状态翻转，从而完成对1码编码状态的记忆（1状态记忆）同时，D触发器的Q输出端也将作为输入比特为1时的编码输出（测试点TPX03）。

2、 0编码器：当输入码流为0时，则以时钟信号输出做01码3、 输出选择器：由输入码流缓冲器的输出Q用于选择是1编码器输出还是0编码器输出输入码经过编码之后在测试点TPX04上可测量出CMI的编码输出结果M序列产生器：M序列产生器输出受码型选择跳线开关KX02控制，产生不同的特殊码序列（111100010011010或1110010）当输入数据选择跳线开关KX01设置在M位置时（右端），CMI编码器输入为M序列产生器输出数据，此时可以用示波器观测CMI编码输出信号，验证CMI编码规则错码发生器：为验证CMI编译码器系统具有检测错码能力，可在CMI编码器中人为插入错码将KX03设置在E_EN位置时（左端），插入错码，否则设置在NO_N位置（右端）时，无错码插入随机序列产生器：为观测CMI译码器的失步功能，可以产生随机数据送入CMI译码器，使其无法同步先将输入数据选择跳线开关KX01设置在Dt位置（左端），再将跳线开关KX04设置在2_3位置（右端），CMI编码器将选择随机信号序列数据输出正常工作时，跳线开关KX04设置在1_2位置（左端）在该模块中，测试点的安排如下：1、 TPX01：输入数据（256Kbps）2、 TPX02：输入时钟（256KHz）3、 TPX03：1状态记忆输出4、 TPX04：输出时钟（512KHz）5、 TPX05：CMI编码输出（512Kbps）6、 TPX06：加错输出指示 CMI译码模块组成框图如图5.2.2所示。

CMI译码电路由串并变换器、译码器、同步检测器、扣脉冲电路等电路组成1、 串并变换器：输入的512Kbps的CMI码流首先送入一个串并变换器，在时钟的作用将CMI的编码码字的高位与低位码子分路输出2、 CMI译码器：当CMI码的高位与低位通过异或门实现CMI码的译码由于电路中的时延存在差异，输出端可能存在毛刺，又进行输出整形译码之后的结果可在TPY07上测量出来，其与TPX01的波形应一致，仅存在一定的时延3、 同步检测器：根据CMI编码的原理，CMI码同步时不会出现10码字（不考虑信道传输错码）；如果CMI码没有同步好（即CMI的高位与低位出现错锁），将出现多组10码字，此时将不正确译码同步检测器的原理是：当在一定时间内（1024bit），如出现多组10码字则认为CMI译码器未同步此时同步检测电路输出一个控制信号到扣脉冲电路扣除一个时钟，调整1bit时延，使CMI译码器同步CMI译码器在检测到10码字时，将输出错码指示（TPY05）4、 测试。