半加器和全加器实验报告.docx

为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划半加器和全加器实验报告　　实验二半加/减器与全加/减器　　一、实验目的：　　掌握全加器和半加器的逻辑功能熟悉集成加法器的使用方法了解算术运算电路的结构二、实验设备：　　1、74LS002、74LS863、数字电路实验箱、导线若干　　(74LS00引脚图)　　三、实验原理：　　两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器A表示被加数，B表示加数，S表示半加和，Co表示向高位的进位　　全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和　　四、实验内容：　　用74LS00和74LS86实现半加器、全加器的逻辑电路功能半加器、半减器　　M=0时实现半加，M=1时实现半减，真值表如下：　　　　(半加器图形符号)　　2、　　S?B?A?A?B　　C?B(A?M)　　全加器、全减器　　S?A?B?Ci-1　　Ci?BCi-1?(M?A)(B?C)　　五、实验结果　　半加器：S?B?A?A?BC?B(A?M)　　全加器：S?A?B?Ci-1　　Ci?C1M?C2M　　其中C1?(A?B)Ci?1?AB，C2?(AB)Ci?1?AB　　为了方便，以下Ci?1用C表示　　CI?(AB?AB)CM?(AB?AB)CM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?ABM?ABM　　?ABCM?ABCM?ABCM?ABCM?(ABCM?ABCM?ABCM?ABCM?BC?ABCM?ABCM?ABCM?ABCM?(M?A)(B?C)(BC)则Ci?BCi-1?(M?A)(B?C)　　六、心得体会　　本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。

实验过程中，我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时，对电路的化简非常重要，而且要符合给定元件的限定条件，只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的化简电路和连接电路需要注意细节，这就需要我们熟练掌握各类化简方式，保持清晰的思路；同样，错综复杂的电线容易让人眼花缭乱，这就需要高度的注意力与逻辑分析能力　　电子通信与软件工程系学期　　《数字电路与逻辑设计实验》实验报告　　---------------------------------------------------------------------------------------------------------------------班级：姓名：学号：成绩：　　同组成员：姓名：学号：　　---------------------------------------------------------------------------------------------------------------------　　一、实验名称：组合逻辑电路　　二、　　实验目的：1、掌握组合逻辑电路的功能调试　　2、验证半加器和全加器的逻辑功能。

　　3、学会二进制数的运算规律　　三、实验内容：　　1．组合逻辑电路功能测试　　．用2片74LS00组成图所示逻辑电路为便于接线和检查．在图中要注明芯片编　　号及各引脚对应的编号．图中A、B、C接电平开关，YI，Y2接发光管电平显示．　　1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式．．将运算结果与实验比较．　　2．测试用异或门和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达　　式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图．　　．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．．按表4．2要求改变A、B状态，填表．　　3．测试全加器的逻辑功能　　．写出图4．3电路的逻辑表达式．根据逻辑表达式列真值表．　　．根据真值表画逻辑函数Si、Ci的卡诺图．．填写表4．3各点状态　　．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．　　实验结果：　　表4．1　　Y1=A+BY2=+表4．2　　表4．3　　表4．4　　Y=A’B+AB’Z=C　　X1=A’B+C’+ABX2=A’B’+AB+CX3=A’B+AB’+C’Si=A’B’C+A’BC’+AB’C+ABCCi=AC+AB+BC　　实验总结：　　此实验中因本就缺少一块74LS00的芯片导致线路不完整，原本打算用74LS20来代替74LS00，但电路还是出现了问题，原以为是电路接线的问题，也重新接线过，但是情况毫无变化。

在和隔壁组同学的讨论下，决定一个个检测电路中各点的情况，最后发现是74LS20芯片1,2,13接口的问题最后找到一个74LS00才使得电路正确运行通过这次实验明白了，有时候出现问题时，自己应在一定的时间内想到问题的解决方案，如果解决不了问题应需要找同伴商讨合作才能使实验完成的效率更高，在实验的过程中重要的不仅仅是理论知识，要有学会听取他人意见不可一意孤行，还要有会和团体合作的意识，才能将任务更高效更好的完成　　一、实验目的　　1、学习和掌握半加器全加器的工作原理和设计方法　　2、熟悉EDA工具QuartusII的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真　　3、掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法，掌握层次化设计方法　　4、掌握半加器、全加器采用不同的描述方法　　二、实验内容　　1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等并将半加器电路设　　置成一个硬件符号入库　　2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试　　3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器　　4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。

　　三、实验步骤　　1、建立一个Project　　2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误4、建立一个波形文件　　5、对该VHDL程序进行功能仿真和时序仿真　　四、实验现象　　任务1：半加器真值表描述方法代码如下：　　半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路S=AB+ABCO=AB　　逻辑图　　代码如下:　　LIBRARYIEEE;--行为描述半加器USE_LOGIC_;ENTITYh_adderIS　　PORT(a,b:INSTD_LOGIC;so,co:OUTSTD_LOGIC);ENDh_adder;　　ArchitectureFH1OFh_adderIS　　Signalabc:STD_LOGIC_vector(1downto0);Begin　　abcSOSOSOSONULL;ENDCASE;ENDPROCESS;　　ENDARCHITECTUREFH1;结果如下：　　任务2：二进制加法运算规则描述代码如下：　　LIBRARYIEEE;--行为描述(抽象描述结构体的功能)USE_LOGIC_;ENTITYh_adder2is--半加器PORT(A,B:INSTD_LOGIC;S,C0:OUTSTD_LOGIC);ENDh_adder2;　　ARCHITECTUREbe_half_adderOFh_adder2ISBEGIN　　PROCESS(A,B)BEGIN　　IF(A='0'ANDB='0')THENSer4is　　port(a:inSTD_LOGIC;b:inSTD_LOGIC;sum:outSTD_LOGIC;co:outSTD_LOGIC);endh_adder4;　　architecturech4ofh_adder4issignalc,d:std_logic;begincA,i1=>B,q=>s);ENDARCHITECTUREmix;--xor21　　--half_adder半加器,结构描述LIBRARYIEEE;　　USE_LOGIC_;ENTITYxor21IS　　PORT(i0,i1:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDENTITYxor21;　　ARCHITECTUREbehavOFxor21ISBEGIN　　q<=i0XORi1;　　ENDARCHITECTUREbehav;结果如下：　　--例化目的-通过该培训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。