MOSFET器件 回顾与展望 （MOSFET History & Perspective） .ppt

MOSFET器件: 回顾与展望 肖德元中国科学院上海微系统与信息技术研究所 中芯国际集成电路(上海)有限公司系统芯片研发中心 2008年11月2日,内容,微电子技术成就MOSFET器件发展历程典型CMOS工艺流程模块典型CMOS制作工艺流程MOSFET器件面临的挑战 MOS器件结构研究最新进展FinFET器件研究进展可供选择的新颖器件,SIMIT 2 SMIC,微电子技术成就MOSFET器件发展历程典型CMOS工艺流程模块典型CMOS制作工艺流程MOSFET器件面临的挑战 MOS器件结构研究最新进展FinFET器件研究进展可供选择的新颖器件,SIMIT 3 SMIC,微电子产业的成长,SIMIT 4 SMIC,微电子技术取得的进步,SIMIT 5 SMIC,0.346 μm2and 0.382 μm2 SRAM CellsTransistor Density Doubles Every Two Years,SRAM cells,Intel: IEDM 2007,SIMIT 6 SMIC,微电子技术成就MOSFET器件发展历程典型CMOS工艺流程模块典型CMOS制作工艺流程MOSFET器件面临的挑战 MOS器件结构研究最新进展FinFET器件研究进展可供选择的新颖器件,SIMIT 7 SMIC,P沟道铝栅MOSFET,大约70年代早期, 主要器件为P沟道铝栅MOSFET。

由于无法控制钠离子的沾污, N沟道铝栅MOSFET的阀值电压为一很大的负电压, 为常开型(耗尽型)器件, 很难得到增强型N沟道MOSFET, 因而应用上受到很大限制,器件设计参数: 器件沟道长度L ～20µm; 栅氧化层厚度d ～1000 Å; 源漏结深 ×j ～5µm; 电源电压VD: 12V,SIMIT 8 SMIC,R. W. Bower and R. G. Dill, "Insulated gate field effect transistors fabricated using the gate as source-drain mask," IEDM Tech. Dig., pp. 102 - 104, October 1966.,Form the source-drain junction using the gate itself as the channel mask Eliminate the gate alignment problemSimplify fabricationReduce the parasitic gate capacitance,N沟道铝栅MOSFET,,大约70年代中期, 主要器件为N沟道铝栅MOSFET。

由于钠离子的沾污得到有效的控制, N沟道铝栅MOSFET具有良好的性能, 因而得到广泛应用另外, 还采用对沟道进行离子注入以调节阀值电压器件设计参数: 器件沟道长度L ～15µm; 栅氧化层厚度d ～300 Å; 源漏结深 ×j ～4µm; 电源电压VD: 12V,SIMIT 9 SMIC,N沟道自对准多晶硅栅MOSFET,进入80年代, 主要器件为自对准多晶硅栅互补式金属氧化物半导体场效应晶体管(CMOS)器件由于采用了自对准工艺, 多晶硅栅与n+区域之间的交迭可以控制得很紧, 导致非常小的寄生电容并且改善了器件的可靠性 器件之间的隔离采用形如”鸟嘴”的二氧化硅局部场氧化层(local oxidation of silicon, LOCOS)技术. CMOS器件及技术被广泛应用, 它是当今乃至今后相当长一段时间内最主要的集成电路技术器件设计参数: 器件沟道长度L ～2µm; 栅氧化层厚度d ～400 Å; 源漏结深 ×j ～0.6µm; 电源电压VD: 5V,SIMIT 10 SMIC,自对准多晶硅栅MOSFET,大约1985年, 器件主要特点为在多晶硅上沉积WSi或TiSi金属薄膜构成栅极, 为避免由于器件内在原因如热载流子注入效应(HCI)而引起器件特性的退化，发展了側墙(Spacer)工艺形成轻掺杂漏区(LDD)以减小那儿的电场, 改善器件的热载流子注入效应, 因而电路可以应用较高的工作电压。

热载流子注入效应与制造工艺和氧化层膜特性有关在源区也形成轻掺杂区并不能改善器件的性能, 只是尽可能地降低了工艺的复杂程度器件设计参数: 器件沟道长度L ～0.75µm; 栅氧化层厚度d ～150 Å; 源漏结深×j ～0.2µm; 电源电压VD: 5V,SIMIT 11 SMIC,全自对准金属硅化物MOSFET,大约1989年, 器件主要特点为全自对准金属硅化物(Salicide)栅, 源及漏极, 减小了接触电阻, 并且采用側墙(Spacer) 自对准工艺形成轻掺杂漏区自对准硅化物（Salicide）工艺已经成为大规模超高速CMOS逻辑集成电路的关键制造工艺之一它给高性能逻辑器件的制造提供了诸多好处该工艺同时减小了源/漏电极和栅电极的薄膜电阻，降低了接触电阻，并缩短了与栅相关的RC延迟,器件设计参数: 器件沟道长度L ～0.35µm; 栅氧化层厚度d ～65Å; 源漏结深×j ～0.15µm; 电源电压VD: 3.3V,SIMIT 12 SMIC,器件设计参数: 器件沟道长度L ～0.25µm; 栅氧化层厚度d ～45Å; 源漏结深×j ～0.08µm; 电源电压VD: 3.3V,大约1990年, 器件主要特点为增加一道口袋或叫作晕环离子注入(Pocket or halo implant) 以控制短沟道效应(SCE), 全自对准金属硅化 (TiSi)栅, 源及漏极, 减小了接触电阻, 并且采用側墙(Spacer) 自对准工艺形成轻掺杂漏区。

在0.25µm以下工艺节点，开始引入浅沟槽隔离(STI)技术,全自对准金属硅化物MOSFET,SIMIT 13 SMIC,全自对准金属硅化钴及Halo离子注入MOSFET,器件设计参数: 器件沟道长度L ～0.18µm; 栅氧化层厚度d ～32Å; 源漏结深×j ～0.54µm; 电源电压VD: 1.8V,大约1994年, 器件主要特点为增加一道口袋或叫作晕环离子注入(Pocket or halo implant) 以控制短沟道效应(SCE), 全自对准金属硅化钴(CoSi)栅, 源及漏极, 减小了接触电阻, 并且采用側墙(Spacer) 自对准工艺形成轻掺杂漏区SIMIT 14 SMIC,自对准金属硅化镍超级陡峭退后(SSR)体掺杂MOSFET,,人类进入21世纪, 器件工艺也跨入纳米时代(加工尺寸<100nm), 主要特点为阱注入为一超级陡峭的倒掺杂离子注入以抑制短沟道效应而同时又可以保持高的沟道载流子迁移率; 保留晕环离子注入(Halo)以进一步抑制短沟道效应。

全自对准金属硅化镍(NiSi)栅, 源及漏极, 减小了接触电阻; 側墙(Spacer) 自对准工艺形成轻掺杂源漏区器件设计参数: 器件沟道长度L ～ 90nm; 栅氧化层厚度d ～20Å; 源漏结深×j ～0.03µm; 电源电压 VD: 0.8-1.2V,SIMIT 15 SMIC,De, I.; Osburn, C.M., “Impact of super-steep-retrograde channel doping profiles on the performance of scaled devices,” IEEE Trans. Electron Devices, vol. 46(8), pp.1711 - 1717, 1999,按比例缩小原则MOSFET Scaling Guidelines as A Function of Gate Length,SIMIT 16 SMIC,接触工艺及其方块电阻随年代的进展,,SIMIT 17 SMIC,三种硅化物的典型工艺条件,,SIMIT 18 SMIC,19,微电子技术成就MOSFET器件发展历程典型CMOS工艺流程模块典型CMOS制作工艺流程MOSFET器件面临的挑战 MOS器件结构研究最新进展FinFET器件研究进展可供选择的新颖器件,典型CMOS工艺流程模块,Start WaferInitial OxidationShallow Trench IsolationWell ImplantationGate FormationSource/Drain ExtensionSpacer Formation,Source/Drain ImplantationSalicide Layer FormationInterlayer DielectricChemical Mechanical PolishMetal, Via, Intermetal Dielectric FormationCapping Layer,。