五邑大学eda实验报告学号显示.doc

五 邑 大 学 实 验 报 告实 验 课 程 名 称：电子系统 EDA 院系名称： 信息工程学院 专业名称： 电子信息工程 实验项目： 学号显示电路设计 班 级： 学 号： 报 告 人： 成绩 指导教师 日期张歆奕一、实验目的1、学习基于 VerilogHDL 的设计，包括设计输入、设计处理、仿真和下载验证；2、学习基于状态机的设计二、实验原理用数码管除了可以显示 0~9 的阿拉伯数字外，还可以显示一些英语字母数码管由 7 段显示输出，利用 7 个位的组合输出，就可以形成部分英语字母和 0~9 十个数字的显示利用数码管的静态显示可以实现一个数码管循环显示学号的功能；利用数码管的动态显示原理则可以实现多个数码管的学号显示（滚屏）功能三、 设计要求 用 Verilog HDL 设计学号显示电路，显示自己的学号：要求一：用 1 个数码管按顺序显示自己的学号，输入时钟可以用 1 个轻触键KEY 实现要求二：用 8 个数码管显示学号，并向左或向右滚屏。

四、 程序设计（一）基于 1 位数码管的学号显示电路的设计1. VeriloHDL 源码：module xuehao_display(clk,rst,out0);input clk,rst;output reg[6:0] out0;reg [3:0] state;parameter s0=4'd0,s1=4'd1,s2=4'd2,s3=4'd3,s4=4'd4,s5=4'd5,s6=4'd6,s7=4'd7;always@(posedge clk or negedge rst)beginif(!rst) begin out0=7'b0111111;state=s0;endelse begincase(state)s0:begin out0=7'b1001111;state<=s1;end //display 1s1:begin out0=7'b0010010;state<=s2;end //display 2s2:begin out0=7'b0000001;state<=s3;end //display 0s3:begin out0=7'b0001111;state<=s4;end //display 7s4:begin out0=7'b0000001;state<=s5;end //display 0s5:begin out0=7'b0010010;state<=s6;end //display 2s6:begin out0=7'b0000001;state<=s7;end //display 0s7:begin out0=7'b0001111;state<=s0;end //display 7default:state<=0;endcaseendendmodule2. 源码说明、仿真及实现结果仿真结果如下：（二）基于 8 个数码管的花样学号显示1. VeriloHDL 源码module xuehao_display(clk,rst,out,out1,out2,out3,out4,out5,out6,out7,led);input clk,rst;output reg[6:0] out,out1,out2,out3,out4,out5,out6,out7;output reg led;reg [3:0] state;parameter s0=4'd0,s1=4'd1,s2=4'd2,s3=4'd3,s4=4'd4,s5=4'd5,s6=4'd6,s7=4'd7;parameter ling=7'b0000001,yi=7'b1001111,er=7'b0010010,qi=7'b0001111,wu=7'b1111111;always@(posedge clk or negedge rst)beginif(!rst) begin out=7'b1111111;state=s0;endelse case(state)s0:begin led=~led;out7=wu;out6=wu;out5=wu;out4=wu;out3=wu;out2=wu;out1=wu;out=yi;state<=s1;ends1:begin led=~led;out1=yi;out=er;state<=s2;ends2:begin led=~led;out2=yi;out1=er;out=ling;state<=s3;ends3:begin led=~led;out3=yi;out2=er;out1=ling;out=qi;state<=s4;ends4:begin led=~led;out4=yi;out3=er;out2=ling;out1=qi;out=ling;state<=s5;ends5:begin led=~led;out5=yi;out4=er;out3=ling;out2=qi;out1=ling;out=er;state<=s6;ends6:begin led=~led;out6=yi;out5=er;out4=ling;out3=qi;out2=ling;out1=er;out=ling;state<=s7;ends7:begin led=~led;out7=yi;out6=er;out5=ling;out4=qi;out3=ling;out2=er;out1=ling;out=qi;state<=s0;enddefault:state<=0;endcaseendendmodule2. 源码说明、仿真及实现结果定义 8 个 7 位输出寄存器：out,out1,out2,out3,out4,out5,out6,out7，分别对应第 0 个、第 1 个、第 2 个、第 3 个、第 4 个、第 5 个、第 6 个、第 7个数码管；状态机总共 8 个状态，复位后从 s0 开始，s7 的下一个状态位跳为s0。

当状态位为 s0，即第 1 个数码管显示 1（学号的第一位）时，第 2~7 个数码管不显示任何字符仿真结果如下：五、总结在设计的过程中，我认为要细心一点，特别是在编程的时候，经常会出现这样那样的小错误，还有的就是，现在已经涉及到一些编程的问题，所以对编程也慢慢的熟悉了一点点当然在本次实验中虽然也遇到一些问题，但是在同学们的帮助下，还是解决了，而且从中也借鉴了他们的一些学习经验以及心得体会，学到了不少东西，相信对于以后的实验有不少帮助。