串口通讯设计之verilog实现.doc

串口通讯设计之串口通讯设计之 Verilog 实现实现FPGA 串口模块是将由 RS-485 发送过来的数据进行处理，提取出 8 位有效数据，并按异步串口通讯的格式要求输出到 MAX3223 的 12 脚FPGA 选用 Xilinx 公司的 Spartan II 系列 xc2s50此部分为该设计的主体如上所述，输入数据的传输速率为 700k 波特率为了使 FPGA 能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的 2 倍1 串口通信基本特点 随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的网进行信息传送，因此特别适合于远距离传送在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守异步起止式的祯信息格式为：每祯信息由四部分组成：a.1 位起始位。

b.5~8 位数据位传送顺序是低位在前，高位在后.依次传送c.一位校验位，也可以没有d.最后是 1 位或是 2 位停止位FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性本文详细介绍了已在实际项目中应用的基于 FPGA 的串口通讯设计本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图 1 所示，主要由四部分组成：RS-485 数据发送模块、FPGA 串口模块、MAX3223 和 DB9各部分功能简述如下：RS-485 数据发送模块是将前续电路的数据发送到 FPGA，供本电路处理，亦即本电路的输入RS485 是符合 RS-485 和 RS-4225 串口标准的低功耗半双工收发器件，有 3.3V 和 5V 两种，在本设计中选用了 3.3V 的器件 SP3485在本设计中485 的 7 脚和 8 脚与前端信号相连接，用于接收输入的数据。

数据格式是这样的：一帧数据有 25 位，报头是 16 个高电平和 1 个低电平，接下来是 8 位有效的数据传输速率为 700k 波特率2 脚是使能端，与 FPGA 的 I/O 口相连，由 FPGA 提供逻辑控制信号1 脚和 4 脚也与 FPGA 相连，由 FPGA 对输入数据进行处理FPGA 串口模块是将由 RS-485 发送过来的数据进行处理，提取出 8 位有效数据，并按异步串口通讯的格式要求输出到 MAX3223 的 12 脚FPGA 选用 Xilinx 公司的 Spartan II 系列 xc2s50此部分为该设计的主体如上所述，输入数据的传输速率为 700k 波特率为了使 FPGA 能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2 倍在本设计中选用 4 倍于波特率的时钟，利用这种 4 倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样 4 次如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。

而假若在这个周期期间，因某种原因恰恰使接收时钟往后偏移了一点点，就会错过起始位造成整个后面位的检测和识别错误针对本设计，FPGA 的软件共分了三个模块：1.时钟分频模块模块的功能是用来产生所需要的数据采集时钟和数据传输时钟系统主频是40M 的数据采集时钟是 2.8M 的，发送时钟是 11.2k2. 提取数据模块由 RS485 发送过来的数据共有 25 位，其中只有 8 位是有效数据为了发送这 8 位有效数据必须先将其提取出来提取的办法是这样的：通过连续检测到的 16 个高电平和一个低电平判断 8 位有效数据的到来然后按照串行数据传输的格式，在加上起始位和停止位后，将其存储于输出缓冲寄存器中在这里，我们的串行数据输出格式是这样规定的，一位起始位，八位数据位，一位停止位，无校验位3.串行数据输出模块这一模块相对比较简单，波特率选为 11.2k，模块的功能是在移位输出脉冲的作用下，将输出缓冲寄存器中的数据移位输出MAX3223 是实现电平转换的芯片由于 RS-232c 是用正负电压来表示逻辑状态与 TTL 以高低电平表示逻辑状态的规定不同因此，为了能够同计算机接口或终端的 TTL 器件连接，必须在 RS-232与 TTL 电路之间进行电平和逻辑关系的变换。

实现这种变换的方法可用分立元件，也可用集成电路芯片MAXIM 公司的 MAX3223 是为满足 RS-232c 的标准而设计的具有功耗低、波特率高、价格低等优点，外接电容仅为 0.1uF 或 1uF，为双组 RS232 收发器由 MAX3223 的 12 脚输入的数据，经过电平转换后由 8 脚输出，再经过 DB9 的 TxD 端输出，由 PC 机接收并做后续处理 3 系统软件设计FPGA 模块是本设计的主体，使用 Verilog 硬件描述语言进行编写，本段代码共有两个子模块，分别实现提取八位数据和串行数据发送的功能下面是 verilog 源代码module SIMO(din,clk,rst,dout_ser);input din; //串行输入数据input clk; //时钟信号input vat; 复位信号reg[7:0] indata_buf; //输入缓冲寄存器,存提取的有效位reg[9:0] dout_buf; //输出缓冲寄存器,加了起停位output reg dout_ser; //串行数据输出reg nclk; //提取八位有效数据的采样时钟.是 4 倍于波特率的时钟reg txclk; //发送数据时钟。

发数据取 11.2k 的波特率integer bitpos=“7“; //当前位parameter s0=0,s1=1,s2=2,s3=3;reg[2:0]state;reg[4:0]counter; //用来计算报头报尾中 1 的个数reg tag,tag1;reg[2:0]cnt3;reg txdone=“1“''''b1;//一个字节数据传输完毕标志*********提取有效数据位并按串行通讯格式装载数据********always@ (posedge nclk or posedge rst) beginif(rst)beginstate<=0;counter<=0;tag1=0;tag=“0“;indata_buf<=8''''bz;dout_buf<=10''''bz;bitpos=“7“;cnt3<=0;endelse case(state)s0:begintag=“0“;//表示数据没有装好if(din)begincounter<=counter+1;state<=s0;if(counter==15)//如果检测到 16 个 1 则转入 s1 状态检测接下来的是不是 0beginstate<=s1;counter<=0;endendelse begincounter<=0;state<=s0;endends1:if(!din)//如果是 0 的话,转入 s2 状态,提取八位有效数据state<=s2;else //否则转到 s0 状态重新检测state<=s0;s2:if(cnt3==3)//是否采集四次数据begincnt2<=0;indata_buf[bitpos]<=din; //先进来的是高位数据bitpos=“bitpos-1“;if(bitpos==-1)beginbitpos=7;state<=s3;endendelse cnt3<=cnt3+1;s3:begintag1=tag;tag=1''''b1; //标志输入寄存器满。

表明已把有用数据装入寄存器if(tag//停止位,高位,低位,起始位state<=s0;endendcaseend//***********发送数据模块reg[3:0] state_tx=0;always@(posedge txclk or posedge rst)beginif(rst)begindout_ser<=1''''bz;state_tx<=0;txdone=1;endelse case(state_tx)0:begindout_ser<=dout_buf[0];state_tx<=state_tx+1;txdone=1''''b0;end1:begindout_ser<=dout_buf[1];state_tx<=state_tx+1;end2:begindout_ser<=dout_buf[2];state_tx<=state_tx+1;end3:begindout_ser<=dout_buf[3];state_tx<=state_tx+1;end4:begindout_ser<=dout_buf[4];state_tx<=state_tx+1;end5:begindout_ser<=dout_buf[5];state_tx<=state_tx+1;end6:begindout_ser<=dout_buf[6];state_tx<=state_tx+1;end7:begindout_ser<=dout_buf[7];state_tx<=state_tx+1;end8:begindout_ser<=dout_buf[8];state_tx<=state_tx+1;end9:begindout_ser<=dout_buf[9];state_tx<=state_tx+1;endendcaseendendmodule注：两个频率信号 nclk、txclk 由相应的分频程序产生。

由于篇幅所限未在文中列出FPGA 模块接收从 RS-485 发送过来的串行数据25 位为一个字符数据的传输速率是700kbps，用四倍于波特率的速率进行采样，这样可以大大降低系统的噪声数据的串行输出波特率选为11200bps由输入输出波形图可以看出：本段程序实现了对输入数据的有效数据位的提取，并按照一定的波特率进行串行输出程序中，波特率可以根据需要通过分频程序进行改动硬件电路搭建简单，程序代码书写容易数据传输稳定可靠，可以满足串口通信的要求。