JESD204B子类简介与确定性延迟.docx

JESD204B 子 类 ( 第 一 部 分 )：JESD204B 子 类 简 介 与 确 定 性 延迟作 者 ： Del Jones， ADI 公 司 高 速 转 换 器 部 门 应 用 工 程 师简介 毫 无 疑 问 ， 信 息 时 代 的 标 志 是 收 集 、 处 理 和 分 发 越 来越 大 的 数据块的需求呈现爆炸式的增长在通信网络领域，这意 味着网络上连接的基础设施和组件需要更多带宽在医疗 行 业 ， 这 表 现 为 来 自 扫 描 仪 、 X 射 线 仪 和 其 他 设 备 的信 息 更 为详细相应地，对带宽的这种快速增长进行测试与分析 便意味着需要使用速度更快、容量更大的电子测试设备这 种 对 数 据 的 无 止 境 需 求 导 致 JEDEC 发 布 了 针 对 数 据 转换 器 与 逻 辑 器 件 之 间 高 速 串 行 链 路 的 JESD204 标 准 该标 准 的 修 订 版 B 于 2011 年 发 布 ， 此 版 本 将 串 行 链 路 数据 速 率 提 高 到 了 12.5 Gbps， 以 满 足 当 今 世 界 基 于 转 换 器 应用 的 更 高 带 宽要求。

这些应用中的很大一部分都要求数据以两次电源 周期之间已知且一致的延迟遍历整个系统这一概念称为 “确定性延迟” ，JESD204B 标准对此要求同样有相关规定此版本发布前，需要实现确定性延迟的系统设计人员使用 外部应用层电路来满足要求在 JESD204B 标准中引入了三 个 子 类 子 类 0 向 后 兼 容 JESD204A 标 准 ， 并 且 没 有关 于 执 行 确 定 性 延 迟 的 相 关 规 定 子 类 1 引 入 了 一 个 外部 参 考 信 号 (称 为 SYSREF)， 该 参 考 信 号 为 采 样 时 序 提 供了 一 个 系 统 级 的 基 准 子 类 2 定 义 SYNC~信 号 如 何 用 作采 样 时 序 的 系 统级基准采样时序基准在各种情况下均可用来实现确定性延迟本 “迷 你 指 南 ”旨 在 厘 清 JESD204B 三 个 子 类 在 操 作 上 的 区 别 ，并 为读者提供实现其各自确定性延迟功能的相关实用知识早在此版本发布以前，需要确定性延迟的系统设计人员便 已采用外部应用层电路来实现该要求确定性延迟概述 JESD204B 标准将确定性延迟 (DL)定义为基于帧的样本到达 串行发送器的时间与基于帧的样本从串行接收器输出的时 间之差。

延迟在帧时钟域中测量，且至少在低至帧时钟的 周期内必须是增量可编程的延迟必须在两次上电周期之间，以及任意再同步事件之间可以重复此定义见图 1图 1. 确定性延迟图示JESD204 系 统 中 的 确 定 性 延 迟 由 固 定 延 迟 和 可 变 延 迟组 成可变延迟是由数字处理模块中时钟域之间逐电源周期 的 任 意 相 位 关 系 所 导 致 在 JESD204A 和 JESD204B子 类 0 系 统中未考虑到可变延迟因此链路上的电源周期变化存在 延迟子类 0子 类 0 主 要 由 JESD204B 标 准 所 提 供 ， 以 保 证 向 后 兼容 JESD204A 器 件 如 果 系 统 设 计 人 员 有 一 个 带 有传 统 JESD204A 接口的自定义 ASIC，并希望将其连接至带有最新 特 性 的 JESD204B 转 换 器 ， 那 么 很 可 能 需 要 这 种 向后 兼 容 性 JESD204B 标准要求 JESD204B 标 准 提 供 子 类 0 工 作 模式 的 要 求 和 建 议 ； 这 些 要 求可能与其他子类有所不同最明显的就是，SYNC~信号 的要求是子类 1 独有的。

SYNC~要求 (同样适用于子类 2)： JESD204B 接 收 器 的 SYNC~输 出 必 须 与 接 收 器 的 帧 时钟 同步○ 另外，还要求发送器的帧时钟与 SYNC~同步这可以 通 过 允 许 发 送 器 的 SYNC~输 入 复 位 帧 时 钟 计 数 器来 实现必须指定 SYNC~输入到帧时钟边界的延迟 建议使用与器件时钟相同的逻辑( 比如 LVDS) 一定不能交流耦合 必 须 指 定 接 收 器 引 脚 端 器 件 时 钟 到 SYNC~的 延 迟 (tDS_R)○ 在 帧 时 钟 比 器 件 时 钟 更 快 的 系 统 中 ， 使 用 帧 时 钟 启 动并捕捉 SYNC~无论如何，依然需指定 tDS_R 必 须 指 定 发 送 器 SYNC~到 器 件 时 钟 的 建 立 时 间 和 保 持 时间子类 0 操作含义 通 过 在 每 一 条 JESD204 通 道 上 使 用 一个 弹 性 缓 冲 器 ， 便 可 在 JESD204 接收器内自动处理JESD204 单条链路上的通道对 齐 初 始 通 道 对 齐 序 列(ILAS)期 间 ， 对 所 有 通 道 进 行 监 控 ， 并 且 在 最 终 到 达 通道 的 “多 帧 启 动 ”对 齐 控 制 字 符 到 达后，同时释放所有缓冲器， 如图 2 所示。

图 2. 单链路上的通道对齐虽 然 建 议 接 收 器 和 发 送 器 的 帧 时 钟 均 与 SYNC~信 号 同步 (参 见 上 文 “SYNC~要 求 ”部 分 )， 但 没 有 在 整 个 系 统 中同 步 本地多帧时钟(LMFC)的机制因此，使用确定性延迟无法 实现多个转换器的链路对齐相反，若单个器件内的多个 转换器配置为 JESD204B 单链路的一部分，则这些转换器无需 借 助 外 部 电 路 即 可 对 齐 LMFC 对 齐 误 差 只 会 对 链 路总 延迟产生最多一个 LMFC 的可变延迟 多芯片同步的子类 0 解决方案部署确定性延迟的一个优势，就是它可以提供多芯片同步的途径然而，实现多芯片同步并不必然要部署确定性延 迟JESD204 标准允许在采样数据中加入“控制位” ，以便将 样本信息从发送器传输到接收器在 ADC 应用中，可将控 制 位 用 作 “时 间 戳 ”， 标 记 恰 好 与 外 部 基 准 信 号 一 同出 现 的 样本如 果 在 子 类 0 工 作 模 式 下 使 用 子 类 1 器 件 1， 那 么 可 以通 过 SYSREF 输入实现该操作。

另外，也可在连接单个逻辑器件 的多 ADC 应用中使用 SYNC~信号多芯片同步的基本要求 是 为 ADC 提 供 外 部 基 准 信 号 ， 并 支 持 JESD204发 送 器 中 的 控制位ADI 的 AD9625 和 AD9680 支 持 多 芯 片 对 齐 的 时 间 戳 功能 图 3 显 示 了 一 个 示 例 ， 表 明 如 何 使 用 SYSREF 输 入来 为 恰 好 与外部基准信号一同出现的样本标记时间戳如图所示， 当器件时钟采样 SYSREF 信号时，将在该样本中设置指定的 控制位可针对 JESD204B 系统中的全部器件执行此操作1 SYSREF 输入不用于确定性延迟图 3. 在多个 ADC 中加入时间戳控制位当为所有 ADC 器件的样本打上时间戳后，下游逻辑器件便 可如图 4 所示进行样本对齐缓 冲 器 与 LMFC 有 关 ， 它 的 释 放 时 间 以 SYSREF 信 号为 基 准 SYSREF 用 来 在 系 统 中 的 全 部 JESD204B 器 件之 间 进 行 LMFC 相 位 对 齐 缓 冲 器 释 放 时 间 以 该SYSREF 对 齐 的 LMFC 为基准。

子类1部署子类 1 的系统要求和指导 JESD204B 系统中确定性延迟的精度和可靠性取决于器件时 钟与 SYSREF 之间的关系器件时钟是系统基准时钟，它提 供 采 样 时 钟 (一般 而 言 )、 JESD204B 时 钟 和 串 行 器 时 钟 它 用来捕捉SYSREF，并完成帧和多帧时钟的前沿相位对齐，如 图 6 所 示 JESD204B 标 准 提 供 了 针 对 SYSREF 和 器 件 时钟的要求与建议如 上 所 述 ， 链 路 上 的 通 道 对 齐 和 多 芯 片 对 齐 可 在 子 类 0工 作模式下实现但是，很多应用不仅依靠多器件的样本同 步，还要求转换器和逻辑器件之间的数据传输具有已知的 确定性延迟例如，某些 ADC 应用使用反馈环路校准前端 模拟增益通常这可以通过向接收器输入测试信号来实现然后，使 用数字化数据来确定一切必要调整关键是需了解模拟输 入到逻辑器件的延迟决定是否调节每次电源周期之后， 无论是否发生同步事件，该数据的到达时间都必须一致 这类应用就需要部署确定性延迟在 子 类 0 系 统 中 ， 样 本 数 据 到 达 最 终 通 道 后 便 从JESD204B 接收器释放。

然而，每次电源周期的释放时间都可能有所 不同在子类 1 系统中，定义了一个 “接收缓冲器”，它的释 放 时 间 以 外 部 SYSREF 信 号 为 基 准 因此 ， 它 不 会 受 到 JESD204B 系 统 中 电 源 周 期 变 化 的 影 响 此 概 念 可 参 见 图 5标 准 还 提 供 了 PCB 布 局 布 线 与 系 统 时 序 的 指 导 然 而 ，这 些要求如何部署在 JESD204B 系统中则取决于应用的系统级 要 求 ， 比 如 确 定 性 延 迟 不 确 定 性 (DLU) 部 署 特 定 应用 的 DLU 以及其他详情请参考“ JESD204B 子类( 第二部分)：子类 1 与子类 2 系统考虑因素”图 6. 使用 SYSREF进行帧时钟相位对齐子类 1 操作的其他关键要求和建议： 在 JESD204B 系 统 中 ， 必 须 指 定 所 有 器 件 的 SYSREF前 沿 到 帧 和 多 帧 边 界 的 延 迟 在 ADI 转 换 器 产 品 中 ，这 称 为 “SYSREF 到 LMFC 延迟”  接 收 缓 冲 器 用 来 缓 冲 数 据 ， 并 使 用 经 过 SYSREF 对 齐的 LMFC 作 为 确 定 性 参 考 ， 以 释 放 数 据 。

JESD204B标 准 定 义 了 “接 收 缓 冲 器 延 迟 (RBD)” RBD 决 定 缓 冲器 深 度 ， 额定值范围为 1 至 K 帧周期(TF)RBD 用来补偿系统中的 可变延迟随着多帧中帧数的增加，容许的可变延迟也随 之 增 加 ADI DAC 器 件 支 持 16 或 32 的 K 值 在 大 部分 应 用中，建议将其设为 32图 5. 子类 1 系统中使用 SYSREF的数据释放时序图 4. 对齐打上时间戳的样本 由于确定性延迟的实际实现可能因制造商而异，甚至来 自同一制造商的不同器件也可能存在差异，因此，当您 的系统需要多芯片同步时，必须使用相同的转换器 同 样 重 要 的 是 ， 器 件 间 通 道 偏 斜 应 最 小 化 对 于 ADI DAC 应用，器件间偏斜之和加上最大可变延迟，结果得 到的值应小于本地多帧时钟 (LMFC) 器 件 时 钟 和 SYSREF 应 从 相 同 器 件 生 成 ， 以 确 保 两 个信 号 相 位 对 齐 同 时 ， SYSREF 和 器 件 时 钟 的 器 件 间偏 斜 都应最小化 在 讨 论 子 类 0 工 作 模 式 和 多 芯 片 同 步 时 ， 我 们 提 出了SYNC~组 合 的 概 念 ， 但 对 于 子 类 1 系 统 ， 这 是 不 必 要 的 。

SYSREF 和器件时钟 SYSREF 信号可以是一个单脉冲、。