数字式移相信号发生器的设计.ppt

第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿第4章 数字式移相信号发生器的设计￿￿4.1 设计任务4.2 设计方案论证4.3 系统硬件设计4.4 系统软件设计￿￿4.5 系统设计总结第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4.1 设计任务设计一个数字式移相信号发生器，示意图如图4.1所 示，设计基本要求如下:￿(1) 频率范围:20 Hz～20 kHz，频率步进为20 Hz ，输出频率可预置￿(2) A、B输出的正弦信号峰—峰值可分别在0.3～5 V范围内变化￿(3) 相位差范围为0～359°，相位差步进为1°，相 位差值可预置￿(4) 数字显示预置的频率和相位差值￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿图4.1 数字式移相信号发生器第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4.2 设计方案论证￿4.2.1 方案1——以MCU为核心的实现方案￿波形的生成及对频率和相位的控制均由单片机编程实现波形生成程序生成正弦波信号在一个周期内的波形数据，这些数据循环输出至D/A转换器，通过在输出数据指令之间插入NOP指令实现对频率的控制，原理框图如图4.2所示￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿图4.2 以MCU为核心的实现方案原理框图第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿此方法产生的信号频率范围、步进值取决于所采用的 每个周期的输出点数及单片机执行指令的时间（与单片机 的结构及选用的晶体振荡频率等有关）。

此方案的优点是 硬件电路简单，所用器件少，可相对容易地产生各种波形 ，在低频区基本上能实现所要求的功能；缺点是控制较复 杂，精度不易满足，生成波形的频率范围小，特别是难以 生成高频波形￿例如，对输出信号频率fmax=20 kHz而言，因为移相分 辨率为1°，则一个周期至少要采样360个点，即MCU发送波 形幅度数据的速度fcp≥ fmax×360即fcp≥7.2 MHz，则前后 发送2个波形幅度数据的时间间隔Tmax≤0.1388 μs，但是 MCU的指令执行周期一般有几个μs，从而MCU发送信号一个 周期的波形数据一般要几十个μs故以MCU为核心的实现 方案难以产生高频波形￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4.2.2 方案2——MCU与FPGA相结合的实现方案￿该方案采用DDS（Direct Digital Synthesis，直接数 字频率合成）技术产生数字式移相正弦波信号信号生成主 要由FPGA部分实现，FPGA部分主要包括相位累加器和波形查 找表（波形查找表也可以由FPGA外部的存储器实现）该方 案利用单片机（MCU）作为控制芯片，由MCU产生频率控制字 和相位控制字并送给FPGA。

这样，需要高速运行的电路均由 FPGA实现，大大减轻了对MCU速度的要求由此可见，该实 现方案更具有可行性，而且能很好地体现技术的先进性￿1. 系统框图￿采用MCU和FPGA相结合的方案的整体系统框图如图4.3 所示 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿图4.3 采用MCU与FPGA相结合的实现方案原理框图￿ （a）波形查找表在FPGA内部; （b）波形查找表在FPGA外部第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿2. 系统功能划分￿在本系统中，单片机主要用来实现输出信号的频率和相位差的设置，输出信号的频率和相位差的显示，向FPGA提供频率控制字和相位控制字； FPG主要用来实现DDS技术系统中，除了单片机和FPGA以外，还有波形查找表电路、模/数转换电路、低通滤波器电路、信号 稳幅输出及幅度调节电路、直流稳压电源电路等￿ 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4.3 系统硬件设计￿4.3.1 DDS设计技术￿1. DDS技术的发展历史￿1971年，美国学者J.Tierncy、C.M.Rader和B.Gold提 出了以全数字技术从相位概念出发直接合成所需波形的一 种新的频率合成原理。

随着电子技术的发展和水平的提高 ，一种新的频率合成技术——直接数字频率合成（DDS， Direct Digital Synthesis）技术得到了飞速发展DDS技 术是一种把一系列数字形式的信号通过D/A转换而成模拟形 式的信号合成技术，目前使用最广泛的一种DDS方式是利用 高速存储器作查找表，然后通过高速D/A转换输出已经用数 字形式存入存储器的正弦波￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿DDS技术具有输出信号频率切换时间短，输出信号频率稳定度高，输出信号的频率和初相位可以快速程控切换，输出相位可连续改变，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者DDS广泛用于接收机本振、信号发生器、仪器仪表、通信系统、雷达系统等，尤其适合跳频无线通信系统的应用￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿2. DDS的基本原理￿DDS技术将输出波形的一个完整周期的幅度值都顺序地存放在波形存储器中，通过控制相位增量产生频率、相位可控制的波形DDS电路一般包括基准时钟、相位增量寄存器、相位累加器、波形存储器、D/A转换器和低通滤波器（LPF）等模块，如图4.4所示。

￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿图4.4 DDS的基本原理图第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿相位增量寄存器寄存频率控制数据，相位累加器完 成相位累加的功能，波形存储器存储波形数据的一个周 期幅度值数据，D/A转换器将数字量形式的波形幅值数据 转化为所要求合成频率的模拟量形式信号，低通滤波器 可滤除高次谐波分量￿整个系统在统一的时钟下工作，从而保证所合成信 号的精确度累加器由N位加法器与N位累加寄存器级联 构成每来一个时钟脉冲fcp￿，加法器将频率控制字M与 累加寄存器输出的累加相位数据相加，把相加后的结果 送至累加寄存器的数据输入端累加寄存器将加法器在 上一个时钟脉冲作用后所产生的新相位数据反馈到加法 器的输入端，以使加法器在下一个时钟脉冲的作用下继 续与频率控制字相加 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字M累加一次，相位累加器输出的数据就是合成信号的相位，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的周期，累加器的溢出频率就是DDS输出的信号频率。

￿用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)读出，完成相位到幅度值的转换波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅度值转换成所要求合成频率的模拟量形式信号低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿DDS在相对带宽、频率转换时间、高分辨率、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能￿DDS输出的信号频率可以由下式给定:(4.1) 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿式中: fcp为系统时钟频 率， Δf为信号频率分辨率，f0为输出信号频率，M为频率控制字，N为相位累加器的位数可见，通过设定相位累加器的位数、频率控制字和系统时钟 的值，就可以产生任意信号频率的输出￿基于DDS技术的数字式移相信号发生器的主要模块框图如图4.5所示 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿图4.5 基于DDS技术的数字式移相信号发生器主要模块框图第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿3.参数确定￿1)确定系统时钟频率fcp￿￿不妨设输出信号最高频率为fmax 、最高频率fmax 下的最少采样点数为Smin￿，则有￿￿￿ fcp≥fmax·Smin￿(4.2)￿由式(4.2)确定系统时钟频 率fcp的下限值。

同时 又要满足输出信号频率分辨率计算公式￿￿￿￿(4.3)￿￿￿fmax·Smin=20 kHz×360=7.2 MHz，即fcp≥7.2 MHz，为了方便获得时钟脉冲，取fcp=10 MHz ￿￿ 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿2) 确定相位累加器的位数N￿因为信号频率分辨率Δf=fcp/2N, 所以2N=fc/Δf，即因为218=262 144 ，219=524 288，而218＜500 000＜219，所以，相位累加器的位数N的最小值应为 19 bit￿一方面，N的最小值19 bit已大于2 Byte，另一方面，考虑适当提高系统的频率分辨率，所以综合这两个方面，取N=24第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿由此可见，系统的频率分辨率为Δf=10 MHz/224=0.596 Hz此时输出信号的频率分辨率为0.596 Hz，而题目要求为20 Hz，因此本设计已远远超过了设计任务提出的要求，从而提高了系统的精度 ￿3) 确定频率控制字M的位数￿由式（4.1）可以求得频率控制字为第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿由上式可知，频率控制字M的最大值出现在输出信号频率f0 max=20 kHz的时候，则Mmax=224×20×103/107=33 554.432。

￿由于215=32 768，216=65 536，而215＜33 554.432＜216，因此取频率控制字M的位数为16 bit系统中的24 bit相位累加器实现对频率控制字的累加，为了实现这种累加而将16 bit的频率控制字扩展为24 bit，扩展的具体方法是在上述16 bit频率控制字前面（左边）添加8个逻辑0就可以了￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4) 确定波形存储器的地址位数W￿本系统决定存储信号一个周期的幅度值采样点数为1024 ，因此波形存储器的地址位数W=10￿5) 确定量化字长D￿信号一个周期的幅度值采样量化字长D对输出信号的失真 度影响很大，本系统决定取量化字长D=10 bit这样的话， 系统中的D/A转换器的字长也应该是10 bit￿6) 确定相位控制字K的位数￿如果“相位加法器”采用10 bit加法器实现，即以“相 位累加器”的输出结果之高10位作为被加数，相位控制字K作 为加数，则有￿￿￿360∶1024=θ∶K￿第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿式中: θ是相位差，K是相位差为θ时对应的相位控制字K的最大值出现在θ取最大值359°时，即￿则相位控制字K的位数取10 bit就能满足设计任务关于移相的要求（分辨率为1°，移相范围是0～359°）。

￿若“相位加法器”采用24 bit加法器实现，则上述10 bit的相位控制字应扩展成24 bit，具体扩展方法是在上述10 bit相位控制字后面（右边）添加14个逻辑0就可以了￿（4.5） 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿4. 误差分析￿1) 失真度￿输出信号失真度除受D/A转换器本身的噪声影响 外，还与采样点数和D/A字长有着密切的关系￿设q为均匀量化间隔，则其近似数学关系为式中:S为一个周期中输出的点数，D为量化字长， q=2-(D-1）￿（4.6） 第4章 数字式移相信号发生器的设计￿￿ ￿￿ ￿￿2) 相位舍位引起的误差￿在DDS中，相位累加寄存器的位数N一般会大于波形 存储器的寻址位数W，这使得采用相位寄存器的输出信号 寻址波形存储器时，其N-W个位必须舍去，如此不可避免 地会产生误差，该误差是DDS输出杂散的主要原因总的 信噪比是￿￿￿（4.7）￿￿￿3) 相位量化误差￿由于波形是经过一系列有限的离散采样点转化而来 的，因此势必存在相位量化误差，通过增加采样点数可 减小此误。