晶体管1

2019年7月23日星期二,1,第三章 门电路,§ 3.1 概述,§ 3.2 半导体二极管门电路,§ 3.3 CMOS门电路,§ 3.4 其他类型的MOS门电路,§ 3.5 TTL门电路,§ 3.6 其他类型的双极型数字集成电路,2019年7月23日星期二,2,1、了解半导体器件的开关特性。 2、掌握基本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）和传输门的逻辑功能。 3、学会门电路逻辑功能分析方法。,教学基本要求,4学时 两次课,2019年7月23日星期二,3,1 、逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。,2、 逻辑门电路的分类,二极管门电路,三极管门电路,TTL门电路,MOS门电路,PMOS门,CMOS门,逻辑门电路,分立门电路,集成门电路,NMOS门,§ 3.1 概述,2019年7月23日星期二,4,1.CMOS集成电路: 广泛应用于超大规模、甚大规模集成电路,4000系列,74HC 74HCT,74VHC 74VHCT,速度慢 与TTL不兼容 抗干扰 功耗低,74LVC 74VAUC,速度加快 与TTL兼容 负载能力强 抗干扰 功耗低,速度两倍于74HC 与TTL兼容 负载能力强 抗干扰 功耗低,低(超低)电压 速度更加快 与TTL兼容 负载能力强 抗干扰功耗低,74系列,74LS系列,74AS系列,74ALS,2.TTL 集成电路: 广泛应用于中大规模集成电路,§ 3.1.1 数字集成电路简介,2019年7月23日星期二,5,§ 3.1.2 逻辑门电路的一般特性,1. 输入/输出的高、低电平,输出高电平的下限值 VOH(min),输入低电平的上限值 VIL(max),输入高电平的下限值 VIH(min),输出低电平的上限值 VOL(max),2019年7月23日星期二,6,2. 噪声容限,在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力。,VNH 当前级门输出高电平的最小值时允许负向噪声电压的最大值。,负载门输入高电平时的噪声容限,VNH =VOH(min)VIH(min),2019年7月23日星期二,7,VNL 当前级门输出低电平的最大值时允许正向噪声电压的最大值,负载门输入低电平时的噪声容限,VNL =VIL(max)VOL(max),2019年7月23日星期二,8,3.传输延迟时间,传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲的作用下，其输出波形相对于输入延迟了多长的时间。,CMOS电路传输延迟时间,2019年7月23日星期二,9,4. 功耗,静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流ID与电源电压VDD的乘积。,动态功耗：指的是电路在输出状态转换时的功耗。 对于TTL门电路来说，静态功耗是主要的。CMOS电路的静态功耗非常低，CMOS门电路动态功耗较TTL门电路要低的多。,2019年7月23日星期二,10,扇入系数：逻辑门电路输入端的个数。,5. 扇入与扇出系数,扇出系数：是在正常工作情况下，所能带同类门电路的最大数目。,（a)带拉电流负载,当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。,2019年7月23日星期二,11,高电平扇出系数,IOH :驱动门输出端为高电平时的电流,IIH :负载门的输入电流,2019年7月23日星期二,12,(b)带灌电流负载,当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起输出低电压VOL的升高。当输出为低电平，并且保证不超过输出低电平的上限值。,2019年7月23日星期二,13,各类数字集成电路主要性能参数的比较,2019年7月23日星期二,14,§ 3.2 半导体二极管门电路,§3.2.1 开关器件,逻辑门电路是依赖具体的物理器件实现的，要体现逻辑状态中的“0”、“1”，这一器件就必须具有两个可明显区分的状态。能产生两种截然不同状态的器件称为开关。,2019年7月23日星期二,15,一、理想开关,1、稳态特性,当开关K合上时，开关的状态为“接通”，称开关处于“开态”。,开关处于“开态”时，电路中的U为零，在特性曲线上属A0段。,当开关K打开时，开关的状态为“关闭”，称开关处于“关态”。,开关处于“关态”时，电路中的I为零，在特性曲线上属0B段。,2019年7月23日星期二,16,2、过渡特性,是指开关从开态到关态或由关态到开态所需要的时间，也就是上升时间和下降时间。在理想开关时这两者均为零。,从理想开关的伏安关系上可知，A0段为开关的导通区；0B段为开关的截止区。,2019年7月23日星期二,17,二、晶体二极管开关,在前续课程中已知，晶体二极管具有单向导电的特性，可作开关对待，当晶体二极管正偏时，处于导通状态属“开态”；反偏时处于截止状态属“关态”。,1、稳态特性,UT为门限电压，锗是0.3V，硅是0.7V。与理想开关的特性比较，这里也有两个区段：,2019年7月23日星期二,18,AB段为导通区，即开态，特性为,B0段为截止区，即关态，特性为,可得两个等效电路。,1、稳态特性,2019年7月23日星期二,19,2、过渡特性,当外加电压UiUT时，开关需要经过“正向导通时间”来建立载流子梯度，使开关接通。,当外加电压UiUT时，开关需要经过“反向恢复时间”来克服载流子的存储效应和结电容效应，使开关断开。,晶体二极管作为开关，在开启和关闭时是需要时间的。,2019年7月23日星期二,20,当外加电压UiUT时，晶体二极管处于“开态”即导通；当外加电压UiUT时，晶体二极管处于“关态”即截止。若门限电压UT=0时，晶体二极管就可以视为一个理想开关。,2019年7月23日星期二,21,三、晶体三极管开关,晶体三极管交替工作在饱和和截止区就可以视为开关。,晶体三极管的三种组态都可以用来做开关，在此以共发射极电路为例来讨论。,1、稳态特性,由于是工作在极限状态，输出特性可由两条直线A0段和B0段组成，它近似与理想开关的特性曲线。,2019年7月23日星期二,22,1、稳态特性,在A0段属饱和区,Uce=Uces饱和压降,硅管为0.3V,集电极饱和电流,在B0段属截止区,Uc=Ec,Ic=Icbo集电极反向电流,由上述的式子，可导出三极管大信号时的等效电路。 由于晶体三极管是电流控制电流器件。 当基极电流IbIbs（临界饱和电流），晶体管处于饱和状态（开态）有：,其中：o是共发射极组态直流短路电流放大倍数。输出阻抗很小。,当基极电流Ib=0时，（UbUT，一般有Ube0）晶体管处于截止状态（关态）有： Uce=Ec，输出阻抗很大。,这里的参数较多，应知道晶体管的“开启时间”、“关闭时间”等，它们都是在纳秒数量级，一般“关闭时间”要大于“开启时间”影响到晶体管的工作频率。 为得到速度更高的目的，让晶体管工作在截止放大截止的状态，这种开关称为非饱和型开关。,2、过渡特性,2019年7月23日星期二,25,§3.2.2 分立元件逻辑门电路,这里用晶体二极管、三极管和电阻、电容来构成逻辑门电路，主要是为了加深对集成电路的理解，在实际中用分立元件来建立门电路的情况现在几乎没有了。,2019年7月23日星期二,26,一、二极管与门,若输入信号仅有两种取值且低电平为0V，高电平为3V。 1、输入A、B、C均为高电平，二极管均导通。若导通压降为0.7V，则输出电压F为3+0.7=3.7V高电平。,2019年7月23日星期二,27,二极管与门,2、输入A、B、C中有一个为低电平。 若UA=0V，UB=UC=3V，最上面的二极管导通，输出电压F被钳位与0.7V，属低电平。 若采用正逻辑约定，高电平为1，低电平为0。则此电路的逻辑功能为 F=ABC,2019年7月23日星期二,28,二、二极管或门,1、输入A、B、C均为低电平，二极管均导通，输出电压F为0.7V，属低电平。 2、输入A、B、C中有一个为高电平时， 若UA=3V，UB=UC=0V，最上面的二极管导通，输出电压F被钳位与2.3V，属高电平。 F=A+B+C,2019年7月23日星期二,29,三、三极管非门,图示一反相放大器，要求输入信号的幅度较大。 当输入高电平时，三极管饱和导通，输出为低电平； 当输入低电平时，三极管截止，输出为高电平。 二极管D起钳位作用。 F=A,2019年7月23日星期二,30,分立元件构成的与非门电路,2019年7月23日星期二,31,小结,用分立元件构成的门电路，存在着许多不理想的地方，现今几乎不用了，只是在一些集成电路内部有时还用。 另外DTL电路也不存在了。,2019年7月23日星期二,32,§ 3.3 CMOS门电路,以金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor-Effect Transistor，简称MOS管）为开关器件。 互补对称式金属氧化物半导体场效应晶体管（Complementary-Metal-Oxide-Semiconductor-Effect Transistor，简称CMOS管）。,2019年7月23日星期二,33,§ 3.3.1 MOS管的开关特性,一、MOS管的结构,S (Source)：源极 G (Gate)：栅极 D (Drain)：漏极 B (Substrate):衬底,金属层,氧化物层,半导体层,PN结,2019年7月23日星期二,34,以N沟道增强型为例,2019年7月23日星期二,35,当加+VDS时，VGS=0时，D-S间是两个背向PN结串联，iD=0。 加上+VGS，且足够大至VGS VGS (th), D-S间形成导电沟道（N型层）。,以N沟道增强型为例,2019年7月23日星期二,36,漏极特性曲线（分三个区域）,截止区：VGS 109,2019年7月23日星期二,37,恒流区,iD 基本上由VGS决定，与VDS 关系不大,2019年7月23日星期二,38,可变电阻区,当VDS 较低（近似为0）， VGS 一定时， 这个电阻受VGS 控制、可变。,2019年7月23日星期二,39,MOS管相当于一个由VGS控制的无触点开关,当输入为高电平（ViVGS）时： MOS管工作在可变电阻区，相当于开关“闭合”，输出为高电平。,当输入为低电平（ViVGS）时： MOS管截止，相当于开关“断开”，输出为低电平。,二、MOS管的基本开关电路,2019年7月23日星期二,40,三、等效电路,OFF ，截止状态 输出低电平,ON，导通状态 输出高电平,2019年7月23日星期二,41,四、MOS管的四种类型,增强型,耗尽型,大量正离子,导电沟道,2019年7月23日星期二,42,§ 3.3.2 CMOS反相器,一、电路结构,T2为增强型NMOS管属工作管，T1为增强型PMOS管属负载管，两者参数一致且互补，两者的栅极相连为输入端，漏极相连为输出端。电源电压UDD应大于T2管开启电压UTN和T1管开启电压UTP的绝对值之和。,2019年7月23日星期二,43,二、工作原理,VTN = 2 V,VTP = - 2 V,Vi,VGSN,VGSP,TN,TP,VO,0 V,0V,-10V,截止,导通,10 V,10 V,10V,0V,导通,截止,0 V,逻辑表达式,2019年7月23日星期二,44,电压、电流传输特性,电压传输特性,2019年7月23日星期二,45,§ 3.3.3 其他类型的CMOS门电路,一、CMOS 与非门,2019年7月23日星期二,46,二、CMOS 或非门,2019年7月23日星期二,47,三、异或门电路,2019年7月23日星期二,48,四、输入保护电路和缓冲电路,采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。,2019年7月23日星期二,49,1、输入端保