晶体管1
65页1、2019年7月23日星期二,1,第三章 门电路, 3.1 概述, 3.2 半导体二极管门电路, 3.3 CMOS门电路, 3.4 其他类型的MOS门电路, 3.5 TTL门电路, 3.6 其他类型的双极型数字集成电路,2019年7月23日星期二,2,1、了解半导体器件的开关特性。 2、掌握基本逻辑门(与、或、与非、或非、异或门)、三态门、OD门(OC门)和传输门的逻辑功能。 3、学会门电路逻辑功能分析方法。,教学基本要求,4学时 两次课,2019年7月23日星期二,3,1 、逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。,2、 逻辑门电路的分类,二极管门电路,三极管门电路,TTL门电路,MOS门电路,PMOS门,CMOS门,逻辑门电路,分立门电路,集成门电路,NMOS门, 3.1 概述,2019年7月23日星期二,4,1.CMOS集成电路: 广泛应用于超大规模、甚大规模集成电路,4000系列,74HC 74HCT,74VHC 74VHCT,速度慢 与TTL不兼容 抗干扰 功耗低,74LVC 74VAUC,速度加快 与TTL兼容 负载能力强 抗干扰 功耗低,速度两倍于74HC 与TT
2、L兼容 负载能力强 抗干扰 功耗低,低(超低)电压 速度更加快 与TTL兼容 负载能力强 抗干扰功耗低,74系列,74LS系列,74AS系列,74ALS,2.TTL 集成电路: 广泛应用于中大规模集成电路, 3.1.1 数字集成电路简介,2019年7月23日星期二,5, 3.1.2 逻辑门电路的一般特性,1. 输入/输出的高、低电平,输出高电平的下限值 VOH(min),输入低电平的上限值 VIL(max),输入高电平的下限值 VIH(min),输出低电平的上限值 VOL(max),2019年7月23日星期二,6,2. 噪声容限,在保证输出电平不变的条件下,输入电平允许波动的范围。它表示门电路的抗干扰能力。,VNH 当前级门输出高电平的最小值时允许负向噪声电压的最大值。,负载门输入高电平时的噪声容限,VNH =VOH(min)VIH(min),2019年7月23日星期二,7,VNL 当前级门输出低电平的最大值时允许正向噪声电压的最大值,负载门输入低电平时的噪声容限,VNL =VIL(max)VOL(max),2019年7月23日星期二,8,3.传输延迟时间,传输延迟时间是表征门电路开关
3、速度的参数,它说明门电路在输入脉冲的作用下,其输出波形相对于输入延迟了多长的时间。,CMOS电路传输延迟时间,2019年7月23日星期二,9,4. 功耗,静态功耗:指的是当电路没有状态转换时的功耗,即门电路空载时电源总电流ID与电源电压VDD的乘积。,动态功耗:指的是电路在输出状态转换时的功耗。 对于TTL门电路来说,静态功耗是主要的。CMOS电路的静态功耗非常低,CMOS门电路动态功耗较TTL门电路要低的多。,2019年7月23日星期二,10,扇入系数:逻辑门电路输入端的个数。,5. 扇入与扇出系数,扇出系数:是在正常工作情况下,所能带同类门电路的最大数目。,(a)带拉电流负载,当负载门的个数增加时,总的拉电流将增加,会引起输出高电压的降低。但不得低于输出高电平的下限值,这就限制了负载门的个数。,2019年7月23日星期二,11,高电平扇出系数,IOH :驱动门输出端为高电平时的电流,IIH :负载门的输入电流,2019年7月23日星期二,12,(b)带灌电流负载,当负载门的个数增加时,总的灌电流IOL将增加,同时也将引起输出低电压VOL的升高。当输出为低电平,并且保证不超过输出低电
4、平的上限值。,2019年7月23日星期二,13,各类数字集成电路主要性能参数的比较,2019年7月23日星期二,14, 3.2 半导体二极管门电路,3.2.1 开关器件,逻辑门电路是依赖具体的物理器件实现的,要体现逻辑状态中的“0”、“1”,这一器件就必须具有两个可明显区分的状态。能产生两种截然不同状态的器件称为开关。,2019年7月23日星期二,15,一、理想开关,1、稳态特性,当开关K合上时,开关的状态为“接通”,称开关处于“开态”。,开关处于“开态”时,电路中的U为零,在特性曲线上属A0段。,当开关K打开时,开关的状态为“关闭”,称开关处于“关态”。,开关处于“关态”时,电路中的I为零,在特性曲线上属0B段。,2019年7月23日星期二,16,2、过渡特性,是指开关从开态到关态或由关态到开态所需要的时间,也就是上升时间和下降时间。在理想开关时这两者均为零。,从理想开关的伏安关系上可知,A0段为开关的导通区;0B段为开关的截止区。,2019年7月23日星期二,17,二、晶体二极管开关,在前续课程中已知,晶体二极管具有单向导电的特性,可作开关对待,当晶体二极管正偏时,处于导通状态属“
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