IDDQ测试原理及方法

真诚为您提供优质参考资料，若有不当之处，请指正。电流测试1 电流测试简介 功能测试是基于逻辑电平的故障检测，逻辑电平值通过测量原始输出的电压来确定，因此功能测试实际上是电压测试。电压测试对于检测固定型故障特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS 工艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS 电路测试中是常见的对于较大电路，电压测试由于测试图形的生成相当复杂且较长，因而电流测试方法被提出来电流测试的测试集相当短，这种测试方式对于固定型故障也有效。 CMOS 电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅在转换期间电路从电源消耗较大的电流。电源电压用VDD表示，Q 代表静态（quiescent) ，则IDDQ 可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ 测试，这是一种应用前景广泛的测试。 IDDQ 测试概念的提出时间并不很长，但自半导体器件问世以来，基于电流的测量一直是测试元器件的一种方法，这种方法即所谓的IDDQ 测试，用在常见的短接故障检测中。自从Wanlsaa 于1961 年提出CMOS 概念, 1968 年RCA 制造出第一块CMOS IC 和1974 年制造出第一块MOS 微处理器以来，科研人员一直研究CMOS 电路的测试，而静态电流测试则作为一项主要的参数测量1975 年Nelson 提出了IDDQ 测试的概念和报告，1981 年M.W Levi 首次发表了关于VLSI CMOS 的测试论文，这就是IDDQ 测试研究的开端。其后，IDDQ 测试用来检测分析各种DM0S 缺陷，包括桥接故障和固定型故障1988 年W.Maly 首次发表了关于电流测试的论文, Levi, Malaiya, C.Crapuchettes, M.Patyra , A .Welbers 和S.Roy 等也率先进行了片内电流测试的研究开发工作，这些研究奠定了IDDQ 测试的基础、1981 年Philips semiconductor 开始在SRAM 产品测试中采用片内IDDQ 检测单元，其后许多公司把片内IDDQ 检测单元用在ASIC产品中，但早期的IDDQ 测试基本上只为政府、军工资助的部门或项目所应用。 直到20 世纪80 年代后期，半导体厂商认识到IDDQ 测试是检测芯片物理缺陷的有效方法，IDDQ 测试才被普遍应用, CAD 工具也开始集成此项功能。目前，IDDQ 测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起应用。20 世纪80 年代，电流测量基本上是基于片外测量电路的，80 年代末片上电流传感器的理论和设计方法得以提出，随后这方面所开展的理论和方法研究纷纷出现，IEEE Technical Committee on Test Technology 于1994 年成立一个称做QTAG ( Quality Test Action Group ) 的技术组织，其任务是研究片上电流传感器的标准化问题，但该组织得出了电流传感器不经济的结论，因此，1996 年结束标准化研究工作，目前电流传感器的研究主要针对高速片外传感器。 IDDQ 测试是源于物理缺陷的测试，也是可靠性测试的一部分1996 年SRC (Semiconductor Research Corporation ）认定IDDQ 测试是20 世纪90 年代到21 世纪主要的测试方法之一。IDDQ 测试已成为IC 测试和CAD 工具中一个重要内容，许多Verilog/HDL 模拟工具包含IDDQ 测试生成和故障覆盖率分析的功能。 IDDQ 测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）所在。例如，在电压测试中，要把测试覆盖率从80提高10% ，测试图形一般要增加一倍，而要从95 每提高一个百分点，测试图形大约要在前面的基础上提高一倍，但若在电压测试生成中加入少量的IDDQ 测试图形，就可能达到同样的效果。另外，即使电路功能正常，IDDQ 测试仍可检测出桥接、短路、栅氧短路等物理缺陷。但是IDDQ 测试并不能代替功能测试，一般只作为辅助性测试。IDDQ 测试也有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，由于亚阂值元件的增加，静态电流已高得不可区分。 IDDQ 测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小（nA 级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果用IDDQ 法测出某一电路的电流超常，则意味着此电路可能存在缺陷。图1 以CMOS 反相器中栅氧短路和金属线桥接形成的电流通道为例，对这一概念进行了进一步阐述对于正常的器件，因制造工艺的改变或测量的不准确，也可能得出IDDQ 电流过大的判断，这种情况应先予以排除。 图1 CMOS反向器中形成的电流通道 虽然IDDQ 的概念比较直观，但对于VLSI 而言，IDDQ 测试并不简单，关键问题是如何从量值上区分正常电路的电流和有缺陷电路的电流。1996年Willams T . E 提出了用静态电流分布来区分电路“好坏”的概念，采用静态电流分布曲线来描述，如图2 所示。图2 左半部分是正常的CMOS 反相器的静态电流分布曲线，其均值为Mg，右半部分是有缺陷的CMOS 反相器的静态电流分布曲线，其均值为Md。如果Mg和Md的差值比较大，就可以比较容易地选择一个静态电流上限值来区分电路的“好坏”。区分开正常电路的电流和有缺陷电路的电流限值，不但与电路的设计参数、制造工艺有关，还与电流的测试手段有关。 图2 IDDQ值的典型分布2 IDDQ测试机理2.1 基本概念 一个数字IC 可能包含上百万个晶体管，这些晶体管形成不同的逻辑门，不管这些门电路形式和实现功能如何，都可以把它们用一个反相器的模型来表达。首先研究CMOS 反相器及其在有故障和无故障条件下的转换电流，在输入电压从O 转换到VDD的过程中，PMOS管会由导通转换为截止，而NMOS管则会从截止转换为导通，但在转换时间tf 内，栅极所具有的电压会使两管同时导通，也正是在这段时间内电源和地回路中形成比较大的电流，对其用SPICE 模拟所得的波形如图3所示 图3 CMOS反相器转换电流的SPICE模拟 图4 绘出0.6um 工艺，NMOS管WL0.6um, PMOS管W=2.5um 、L0.6um 的CMOs 反相器的SPICE 模拟图。上部分图形是CMOS 反相器无故障时输入电压Vgs和电源电流的SPICE 模拟图，下部分图形是有故障时（输入输出短接）输入电压和电源电流的SPICE 模拟图。从此图中可以看出，对于有故障的电路，当输入电压Vgs为高电平时，电源电流维持在一固定的、比较大的值，这是因为输出经NMOS拉低到地电平。但当输入电压Vgs0时，PMOS 导通，而NMOS 也固定在输入端，因此地与电源之间就有稳定的电流，此电流比正常的反相器的转换电流要大得多。显然，通过观察电源电流的大小就可区分器件的正常与否。 图4 无故障时和有故障时CMOS反相器的SPICE模拟图 IDDQ 测试与有故障的门在电路中的位置无关，因此不必像电压测试那样把故障传播到原始输出。 一般情况下，给CMOS电路施加测试图形后，其中的门不止一个进行状态转换，这此转换过程可能是同时完成，也可能非同时完成，这种情况下必须等到所有的门都转换结束后才可进行电流测试。如图5所示的NAND电路树， a = b = c = d = 1，当s从低电平转换到高电平时，最左边的NAND 门先转换，最右边的门最后转换，因此在最右边的门还未转换完毕前进行的电流测量肯定是不准确的，也就不能很好地进行故障分析。 图5 NAND电路树2.2 无故障电路的电流分析 CMOS反相器的转换电流由Ids 决定 (1)式中 (2) 以上两式中，是MOS器件的电导系数，和分别是介电常数和栅氧厚度，是载流子迁移率，和分别是沟道宽度和长度，k 分别代表N 沟道和P沟道。由式（1)可以看出，当Vds=Vgs-Vt时转换电流最大，因为这种情况下电源和地之间存在一个电流直接导通路径，此时的电流也远远大于静态电流。 当晶体管不处于转换过程时，其中之一处于导通状态，而另一个处于截止状态，实际上可能处于亚阈电流状态，而不是完全截止。当MOS 管的尺寸缩小到亚微米以下时，按比例下降的阈值电压和短沟道效应会使亚阈电流增大，这个因素以及芯片上集成管的增加，会使无故障器件的IDDQ值增加。图6 表示栅长与IDDQ 的关系。表1列出了不同工艺下的IDDQ值。 图6 栅长与IDDQ的关系 表1 不同工艺下的IDDQ值 实际上的静态电流是所有处于截止状态的晶体管的电流之和，研究表明此电流与晶休管的数目有关系，表2 列出了IDDQ的典型值。 表2 IDDQ的典型值2.3 转换延迟 虽然MOS管一般可以当做转换管使用，但其导通或截止不是即时的，而是有一段延迟时间。造成延迟的主要原因，一是每个逻辑门的负载是一容性负载，后一级的输入端或输出端需经过一定时间的充、放电才能使容性负载上的电压达到稳定，二是MOS 沟道的形成和关闭也需一定的时间。容性负载C 上的电压认流过的电流i 及切换时间t 之间的关系为： (3)式中，为负载上的电压从V1切换到V2所用的时间。当负载上电压从低电平值转换到高电平值时，通过P 沟道充电；当负载上电压从高电平值转换到低电平值时，通过N 沟道放电;根据Vl和V2值，可以定义不同的延迟时间，主要有： - 高到低延迟时间（thl) ; - 低到高延迟时间（tlh) ; - 上升时间（tr) ; - 下降时间（tf）; - 延迟时间（td）;关于这些时间的定义及其图形描述可参考有关资料。3 IDDQ 测试方法 IDDQ 的测试是基于静态电流的测试，在每一个IDDQ 测试图形施加后再等待一段时间才进行测量，因此其测试速度比较慢。进行IDDQ 测试的必要条件是：状态切换所造成的电流“火花”必须消失掉，另外考虑电流测量设备也需一定的等待时间一般来说，测试生成完成以后,IDDQ 测试基本的过程是：( l ）测试图形施加；( 2 ）等待瞬变过程消失；( 3 ）检查静态IDDQ 是否超过阈值。 电流测量可以在芯片外部进行，也可以在芯片内部进行。在芯片内部进行的IDDQ 测量一般是同内建自测试结构结合在一起的。电流测量的难处在于测试结构可能对被测量的数值有影响，因此应采取措施排除此影响。为了正确进行电流测量，有以下要求： - 在电源引出线端所接的旁路电容和CUT 之间，容易布置测量结构； - 能够测量小的静态电流；