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CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A EZ-USB FX2LP (TM) USB 微控制器 高速 USB 外设控制器 Cypress Semiconductor Corporation198 Champion CourtSan Jose,CA 95134-1709408-943-2600 文件编号：001-50431 修订版 *修订时间 2008 年 12 月 11 日 1. 特色 (CY7C68013A/14A/15A/16A) USB 2.0 USB IF 高速性能且经过认证 (TID # 40460272) 单芯片集成 USB 2.0 收发器、智能串行接口引擎 (SIE) 和增强 型 8051 微处理器 适用性、外观和功能均与 FX2 兼容 引脚兼容 目标代码兼容 功能兼容 （FX2LP 是超集） 超低功耗：ICC 在任何模式下都不超过 85 mA 适合总线和电池供电的应用 软件：8051 代码运行介质： 内部 RAM，通过 USB 下载 内部 RAM，从 EEPROM 加载 外部存储设备 （128 引脚封装） 16 K 字节片上代码 / 数据 RAM 四个可编程的 BULK/INTERRUPT/ISOCHRONOUS 端点 缓冲区大小选项：两倍，三倍，四倍 附加的可编程 (BULK/INTERRUPT) 64 位端点 8 位或 16 位外部数据接口 可生成智能介质标准错误校正码 ECC 通用可编程接口 (General Programmable Interface， GPIF) 可与大多数并行接口直接连接 由可编程波形描述符和配置寄存器定义波形 支持多个 Ready (RDY) 输入和 Control (CTL) 输出 符合行业标准的集成增强型 8051 48 MHz、 24 MHz 或 12 MHz CPU 操作 每个指令周期四个时钟 两个 USART 三个计数器 / 定时器 扩展的中断系统 两个数据指针 3.3V 工作电压，容限输入为 5V 向量化 USB 中断和 GPIF/FIFO 中断 分离的 CONTROL 传输设置部分和数据部分数据缓冲 集成 I2C 控制器，在 100 或 400 kHz 下运行 集成的四个先进先出 (FIFO) 缓冲 集成胶合逻辑和 FIFO 有助于降低系统成本 与 16 位总线之间的自动转换 可主 - 从操作 使用外部时钟或异步选通脉冲 易于与 ASIC 和 DSP IC 相连的接口 有商业和工业温度等级供选择 （除 VFBGA 外的所有封装） + Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 文件编号：001-50431 修订版 *第 2 页，共 61 页 1.1 特色 （仅限 CY7C68013A/14A） CY7C68014A：适合电池供电应用 挂起电流：100 A (typ) CY7C68013A：适合非电池供电应用 挂起电流：300 A (typ) 有五种无铅封装供选择，可包含多达 40 个 GPIO 128 引脚 TQFP （40 个 GPIO） 、 100 引脚 TQFP （40 个 GPIO） 、 56 引脚 QFN （24 个 GPIO） 、 56 引脚 SSOP （24 个 GPIO）和 56 引脚 VFBGA （24 个 GPIO） 1.2 特色 （仅限 CY7C68015A/16A） CY7C68016A：适合电池供电应用 挂起电流：100 A (typ) CY7C68015A：适合非电池供电应用 挂起电流：300 A (typ) 采用无铅 56 引脚 QFN 封装 （26 个 GPIO） 比 CY7C68013A/14A 多 2 个 GPIO， 可在同样的空间内实现 额外的功能 赛普拉斯半导体公司 （赛普拉斯）的 EZ-USB FX2LP (CY7C68013A/14A) 是高集成、低功耗 USB 2.0 微控制器 EZ-USB FX2 (CY7C68013) 的一个低功耗版本。通过将 USB 2.0 收发器、串行接口引擎 (SIE)、增强型 8051 微控制器，以及 可编程外设接口集成到一个芯片中，赛普拉斯研发出一个极具成 本优势的解决方案，不仅能在极短时间内完成从立项到投放市场 的过程，而且其低功耗特点使得总线供电应用成为可能。 FX2LP 的创新型体系架构让数据传输速率达到每秒 53 MB 以 上，即可允许的最大 USB 2.0 带宽，而为此所使用的仍然是放在 如 56 VFBGA (5mm x 5mm) 一样小的封装中的低成本 8051 微 控制器。由于集成了 USB 2.0 收发器， FX2LP 更为经济，与使 用 USB 2.0 SIE 或外部收发器的情况相比，可提供占据空间更少 的解决方案。 借助 EZ-USB FX2LP， 赛普拉斯的智能 SIE 可处理 硬件方面的大多数 USB 1.1 和 2.0 协议， 从而减轻了嵌入式微控 制器的负担，使其得以处理应用程序特定的功能，并缩短开发时 间以确保 USB 兼容性。 通用可编程接口 (GPIF) 和主 / 从端点 FIFO（8 位或 16 位数据总 线）为 ATA、 UTOPIA、 EPP、 PCMCIA 等主流接口和大多数 DSP/ 处理器提供了简易的无胶合接口。 FX2LP 的耗电量小于 FX2 (CY7C68013)， 而片上代码 / 数据 RAM 是后者的两倍，并且其适用性、外观和功能均与 56、100 和 128 引脚 FX2 兼容。 此系列包含五种封装：56VFBGA、 56 SSOP、 56 QFN、 100 TQFP 和 128 TQFP。 地址 (16) x20 PLL /0.5 /1.0 /2.0 8051 内核 12/24/48 MHz， 四个时钟/周期 I2C VCC 1.5k D+ D 地址地址 (16) / 数据总线数据总线 (8) FX2LP GPIF CY 智能 USB 1.1/2.0 引擎 USB 2.0 XCVR 16 KB RAM 4 KB FIFO 附加 IO (24) ADDR (9) CTL (6) RDY (6) 8/16 数据 (8) 24 MHz 外部 XTAL 高性能微型 使用标准工具 具有低功耗选项 主控端 ECC 通用可编程 I/F 符合 ASIC/DSP 或 总线标准，例如 ATAPI、EPP 等 丰富的 I/O 接口包含 两个 USART 高达 96 MB/s 突发速率 FIFO 和端点存储器 （主控端或从属端操作） “软配置”容易 进行固件更换 增强型 USB 核 简化 8051 代码 集成全速和高速 XCVR 连接后可 实现全速 逻辑方框图逻辑方框图 + Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 文件编号：001-50431 修订版 *第 3 页，共 61 页 2. 应用 便携式录像机 MPEG/TV 转换 DSL 调制解调器 ATA 接口 存储器卡读取器 旧式转换设备 照相机 扫描仪 家用 PNA 无线 LAN MP3 播放器 网络设备 赛普拉斯网站的 “Reference Designs” （参考设计） 部分为 USB2.0 的典型应用提供了附加工具。每个参考设计都包含固件的源代码和 目标代码、原理图以及文档。有关详细信息，请访问赛普拉斯网站。 3. 功能概述 3.1 USB 信号传输速度 FX2LP 按照 2000 年 4 月 27 日发布的 USB 规范修订版 2.0 中定义的三种速率中的两种运行： 全速，信号传输比特率为 12 Mbps 高速，信号传输比特率为 480 Mbps FX2LP 不支持 1.5 Mbps 的低速信号发射模式。 3.2 8051 微处理器 FX2LP 系列中内嵌的 8051 微处理器具有 256 字节的寄存器 RAM、扩展的中断系统、三个定时器/计数器和两个 USART。 3.2.1 8051 时钟频率 FX2LP 有一个片上振荡器电路，它使用具有以下特性的外部 24 MHz (100 ppm) 晶体： 并联谐振 基础模式 500 W 驱动级别 12-pF （5% 的允许偏差）负载电容 片上 PLL 可根据收发器 /PHY 的需要将 24 MHz 振荡器倍频到 480 MHz，而内部计数器可将其分频以用作 8051 时钟。默认的 8051 时钟频率是 12 MHz。 8051 的时钟频率可以由 8051 通过 CPUCS 寄存器动态更改。 可以使用内部控制位实现三态和反相的 CLKOUT 引脚会按照以 下选定的 8051 时钟频率输出占空比为 50% 的 8051 时钟：48 MHz、 24 MHz 或 12 MHz。 3.2.2 USART FX2LP 含有两个标准 8051 USART，它们通过特殊功能寄存器 (SFR) 位来进行寻址。USART 接口引脚可以使用单独 I/O，不与 端口引脚进行多路复用。 UART0 和 UART1 可以使用内部时钟以 230 KBaud （误差不超 过 1%） 的速率运行。 以 230 KBaud 的速率运行是通过可在适当 时间生成溢出脉冲的内部派生时钟源实现的。内部时钟会根据 8051 时钟速率 （48 MHz、 24 MHz 和 12 MHz）进行调整，从 而使它始终为以 230 KBaud 的速率运行提供正确的频率。1 3.2.3 特殊功能寄存器 在某些 8051 SFR 地址添加了 SFR 以便能快速访问关键的 FX2LP 功能。这些添加的 SFR 如第 4 页的表 1 所示。粗体部分 表示非标准的增强型 8051 寄存器。 以 “0” 和 “8” 结尾的两个 SFR 行中包含可以位寻址的寄存器。A 到 D 四个 IO 端口使用在标准 8051 中用于端口 0 到 3 的 SFR 地址，这些地址在 FX2LP 中未 实现。由于 SFR 寻址更快、更有效，因此 FX2LP IO 端口在外部 RAM 空间中不可寻址 （使用 MOVX 指令） 。 3.3 I2C 总线 FX2LP 仅支持在 100/400 KHz 下将 I2C 总线用作主控端。 SCL 和 SDA 引脚具有开漏输出和滞后输入。 即使未连接 I2C 设备， 这 些信号也必须上拉至 3.3V。 3.4 总线 所有封装 （8 位或 16 位 “FIFO” 双向数据总线）均在 IO 端口 B 和 D 上多路复用。 128 引脚封装：添加仅 16 位输出 8051 地址 总线和 8 位双向数据总线。 图 1. 晶体配置 12 pf12 pf 24 MHz 20 PLL C1C2 12-pF 电容值采用跟踪电容为 ： 四层 FR4 PCA 上每侧 3 pF 注 1. 以 115 KBaud 的速率运行也是可能的，只要分别针对 UART0、 UART1 或针对二者将 8051 SMOD0 或 SMOD1 位编程为 “1” 即可。 + Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 文件编号：001-50431 修订版 *第 4 页，共 61 页 3.5 USB 引导方法 在加电序列中，内部逻辑会检查 I2C 端口是否连接了第一个字节 为 0 xC0 或 0 xC2 的 EEPROM。如果找到，则会使用 EEPROM 中的 VID/PID/DID 值来代替内部存储的值 (0 xC0)， 或者在引导时 将 EEPROM 内容加载到内部 RAM (0 xC2) 中。如果未检测到 EEPROM，FX2LP 会使用内部存储的描述符进行枚举。FX2LP 的默认 ID 值为 VID/PID/DID （0 x04B4、 0 x8613、 0 xAxxx，其 中 xxx = 芯片修订版本） 。2 3.6 ReNumeration 由于