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数字电子技术基础数字电子技术基础  第一章第一章        数字逻辑基础数字逻辑基础     11.1脉冲信号及其参数脉冲信号及其参数模拟信号和数字信号模拟信号和数字信号n模拟量模拟量——自然界存在的随时间连续变化的物自然界存在的随时间连续变化的物理量，理量，n1、模拟信号、模拟信号——与自然物理量成线性关系的与自然物理量成线性关系的电信号，幅度随时间连续变化电信号，幅度随时间连续变化n例：例：n非周期性模拟信号（温度、压力等）非周期性模拟信号（温度、压力等）n                  ——主要参数：幅度的大小主要参数：幅度的大小n周期性模拟信号（正弦信号、锯齿波信号）周期性模拟信号（正弦信号、锯齿波信号）n——主要参数：幅度、频率和周期主要参数：幅度、频率和周期22．数字信号．数字信号------幅度大小在时间上离散变化幅度大小在时间上离散变化脉冲信号脉冲信号       ——周期性的、具有高、低两种幅值的离散电信周期性的、具有高、低两种幅值的离散电信参数：参数：1、周期、周期T——信号变化一个循环的时间信号变化一个循环的时间       频率频率f——（脉冲重复率（脉冲重复率PRR），每秒时间中的脉冲周期数。

每秒时间中的脉冲周期数2、脉冲幅度、脉冲幅度Vm——信号的最大变化值信号的最大变化值      低电平低电平VL——信号的低幅值信号的低幅值      高电平高电平VH——信号的高幅值信号的高幅值            Vm=VH-VL3、脉冲宽度、脉冲宽度Tw——信号从上升到信号从上升到50%Vm至下降到至下降到50%Vm所需的所需的时间（或高电平时间）时间（或高电平时间）4、上升时间、上升时间tr、、-----信号从信号从10%Vm起上升到起上升到90%Vm所需的时间所需的时间5、下降时间、下降时间tf-----信号从信号从90%Vm起下降到起下降到10%Vm所需的时间所需的时间6、占空比、占空比q------脉宽与周期之百分比：脉宽与周期之百分比：q = (Tw / T) %31.2数字系统中数的表示方法1.2.1 数制数制一、进位计数制基本表示法一、进位计数制基本表示法         基本要素基本要素——基数和位权基数和位权1、位置记数法：、位置记数法：每个数码每个数码Ki所代表的数值与其所在位有关，括所代表的数值与其所在位有关，括号外的下标表示其计数制（基数）值号外的下标表示其计数制（基数）值。

（（N））R=(Kn-1Kn-2…..K1K0 . K-1K-2……) R                             整数部分整数部分           小数部分小数部分基数基数 = 数码数码的个数的个数位权位权=  数码数码所在位的数值大小，第所在位的数值大小，第i位的位权为位的位权为基数基数的的i 次幂整数部分为正幂、小数部分为负幂整数部分为正幂、小数部分为负幂42、多项式展开表示法、多项式展开表示法各位数码乘以其所在位的位权相加后得其数各位数码乘以其所在位的位权相加后得其数值（用十进制表示）值（用十进制表示）N））R=Kn-1Rn-1+Kn-2Rn-2+….. + K1R1+ K0R0                                   整数部分整数部分      + K-1R-1 + K-2R-2 + ……                                                       小数部分小数部分二、常用计数体制二、常用计数体制1、十进制（、十进制（Decimal））（（N））10= (Dn-1Dn-2...D0.D-1D-2.. ) 10 (271．．59)10＝＝    2×102十十7×101十十1×100十十5×10-1十十9×10-252、二进制（、二进制（Binary））基数基数 ：：   2          位权：位权：2i数符数符Bi:0、、1 (可以用低、高电平表示可以用低、高电平表示)位置表示法：位置表示法：(N)2 =( Bn-1Bn-2...B0.B-1B-2.. ) 2按权展开式：按权展开式：(N)2=Bn-12n-1+Bn-22n-2+...+B020+B-12-1+B-22-2+...  例例: (1101.101)2=1×23+1×22+0×21+1×20+1×2-1+0×2-2+1×2-3 =8+4+0+1+0.5+0+0.125 = (13.625)106二进制数各位的位权二进制数各位的位权i           2i                    i          2i                  i            2i -4    0.0625         4   16        12         4096-3    0.125          5          32         13         8192-2     0.25           6          64          14       16384-1     0.57 128          15       32768 0         18 256          16       65536 1         29 512          2         4       101024        题题1.6 3         8       11       20487二进制数的运算二进制数的运算:加法加法:逢二本位归零，高位加一。

逢二本位归零，高位加一10110)2+(1101)2=  (100011)2减法减法:不够减本位借二，高位退一不够减本位借二，高位退一10110)2-(1101)2=  (1001)2乘法乘法:被乘数根据乘数各位为被乘数根据乘数各位为1的数码的位序的数码的位序i移位移位i次并相加次并相加    积的位数等于被乘数位数及乘数位数之和积的位数等于被乘数位数及乘数位数之和 (10110)2× (1101)2=  (100011110)283、八进制（、八进制（Octal））基数：8 8位权： 8 i数码数码Oi：：  0、、1、、2、、3、、4、、5、、6、、7位置表示法：位置表示法：(N)8 = (On-1On-2...O0.O-1O-2.. ) 8按权展开式：按权展开式：(N)8=On-18n-1+On-28n-2+...+O080+O-18-1+O-28-2+...例：例：（（172.54)8=  1×82+7×81+2×80+5×8-1+4×8-2 =64+56+2+0.625+0.0625 = (122.6875)1094、十六进制数（、十六进制数（Hexadecimal））基数：1616位权： 16 i数码数码Hi：：  0、、1、、2、、3、、4、、5、、6、、7、、8、、9、、     A、、 B、、 C、、 D、、 E、、 F       （（10、、11、、12、、13、、14、、15））位置表示法：位置表示法：(N)16 = (Hn-1Hn-2...H0.H-1H-2..) 16 按权展开式：按权展开式：(N)2=Hn-116n-1+Hn-216n-2+...+H0160+H-116-1+H-216-2+... （（C07.A4)16= （（C07.A4)H= C07.A4H=  12×162+0×161+7×160+10×16-1+4×16-2 =3072+0+7+0.625+0.015625 = (3079.640625)10101.2.1不同数制之间的转换二进制、八进制、十六进制和十进制的数值关系表二进制、八进制、十六进制和十进制的数值关系表十进制十进制 二进制二进制八进制八进制十六进制十六进制十进制十进制 二进制二进制八进制八进制十六进十六进制制     0            0         0             08       1000       10          8     1            1         1             1             9       1001       11          9     2           10        2             2            10      1010       12          A     3           11       3             3            11      1011       13          B     4         100       4             4            12      110014          C     5         101        5             5            13      1101       15          D     6         110        6             6            14      1110       16          E     7         111        7             7 15     1111       17          F11一、八进制与二进制之间的转换一、八进制与二进制之间的转换1、八进制转换为二进制、八进制转换为二进制根据数值关系表用三位二进制数码逐位替代各位根据数值关系表用三位二进制数码逐位替代各位八进制数码。

八进制数码例：例： （（52.4)8=(101010.1)22、二进制转换为八进制、二进制转换为八进制将二进制数从小数点起，分别按整数部分和小数将二进制数从小数点起，分别按整数部分和小数部分以部分以三位数符三位数符划组，最高位和最底位不足部划组，最高位和最底位不足部分分补补0 0然后每组用一个八进制数符替代然后每组用一个八进制数符替代例：例：      （（1111101.0100111)2=                   (001111101.010011100)2 = (175.234)812二、十六进制与二进制转换二、十六进制与二进制转换1、十六进制转换为二进制、十六进制转换为二进制根据数值关系表用四位二进制数码逐位替代各位根据数值关系表用四位二进制数码逐位替代各位十六进制数码十六进制数码52.4)16=(01010010.0100)2 =(1010010.01)22、二进制转换为十六进制、二进制转换为十六进制将二进制数从小数点起，分别按整数部分和小数将二进制数从小数点起，分别按整数部分和小数部分以部分以四位数符四位数符划组，最高位和最底位不足部划组，最高位和最底位不足部分分补补0 0。

然后每组用一个十六进制数码替代然后每组用一个十六进制数码替代例：例：    （（1111101.0100111)2=                        (01111101.01001110)2 = (7D.4E)813三、三、 十进制数与非十进制数转换十进制数与非十进制数转换  转换条件转换条件: :数值相等数值相等1、非十进制数转换为十进制数、非十进制数转换为十进制数        按权展开，多项式求和按权展开，多项式求和2、十进制数转换为非十进制数、十进制数转换为非十进制数整数部分：整数部分：  除基数取余数、从低位到高位求各位数码直到除基数取余数、从低位到高位求各位数码直到商为商为0 0小数部分：小数部分：  乘基数取整数、从高位到低位求各位数码直到乘基数取整数、从高位到低位求各位数码直到小数部分为小数部分为0 0或满足精度要求或满足精度要求14转换原理： x进制数的多项式展开(N)x=          kn-1xn-1+kn-2xn-2+...+k0x0+k-1x -1+k-2x -2+...+k-mx-m                         整数部分整数部分                  ※                  小数部分小数部分整数部分除以整数部分除以X: (kn-1xn-1+kn-2xn-2+... +k1x1 +k0x0 ) /x =(kn-1xn-2+kn-2xn-3+...+k1x0 ) ...... k0                      第一次商第一次商                                  余数余数       第一次第一次商商/ x =(kn-1xn-3+kn-2xn-4+...+k2x0 ) ...... k1                                         第二次商第二次商                     余数余数小数部分乘以小数部分乘以X:    (k-1x -1+k-2x -2+...+k-mx-m ) x                       = k-1+ ( k-2x -1+...+k-mx -m+1 )                         整数整数                    第一次小数第一次小数第一次第一次小数小数×X  = k-2+ ( k-3x -1+...+k-mx -m+2 )                         整数整数       小数小数151、十进制数转换成二进制数、十进制数转换成二进制数(N)2=          Bn-12n-1+Bn-22n-2+...+B020+B-12 -1+B-22 -2+...+B-m2-m                         整数部分整数部分                  ※                  小数部分小数部分整数部分除以整数部分除以2: (Bn-12n-1+Bn-22n-2+... +B121 +B020 ) /2=(Bn-12n-2+Bn-22n-3+...+B120 ) ...... B0              第一次商第一次商                                              余数余数 第一次第一次商商/ 2 =(Bn-12n-3+Bn-22n-4+...+B220 ) ...... B1                                            第二次商第二次商                            余数余数小数部分乘以小数部分乘以2:    (B-12 -1+B-22 -2+...+B-m2-m ) 2                           = B-1+ ( B-22 -1+...+B-m2 -m+1 )                           整数整数第一次小数第一次小数       第一次第一次小数小数×2  = B-2+ ( B-32 -1+...+B-m2 -m+2 )                            整数整数第二次小数第二次小数16例例1：：(11.625)10=(Bn-1Bn-2….B1B0.B-1B-2….. )2整数部分：整数部分：  整数部分除基数取余数、从低位到高位求各位整数部分除基数取余数、从低位到高位求各位数码直到商为数码直到商为0 0 商商 余数余数 各位数码各位数码11/2=5......1 11/2=5......1 B B0 05/2 =2......1 5/2 =2......1 B B1 12/2 =1......0 2/2 =1......0 B B2 21/2 =0......1 1/2 =0......1 B B3 3(11)10=(1011)217小数部分：小数部分：小数部分乘基数取整数、从高位到低位求各位数码小数部分乘基数取整数、从高位到低位求各位数码直到小数部分为直到小数部分为0 0或满足精度要求。

或满足精度要求 取整数取整数 各位数码各位数码0.625×2 = 1.25        1 B B-1-1  0.25×2 = 0.5          0         B B-2-2    0.5×2  =1             1  B B-3-3(0.625)10=(0.101)2所以所以:(11.625)10=(1011.101)218例例1-3：：(0. 562)10=(Bn-1Bn-2….B1B0.B-1B-2….. )2误差不大于误差不大于2 2-6-6. . 即需要转换即需要转换B-1B-2B-3B-4 B-5，，B-6以后的数码以后的数码位权小于或等于位权小于或等于2 2-6 -6 ，舍去 取整数取整数 各位数码各位数码 位权位权 0. 562×2 = 1.124       1 B B-1 -1 2 2-1-1 0.124×2 = 0.248        0          B B-2-2 2 2-2-2 0.248×2  =0.496        0  B B-3 -3 2 2-3 -3  0.496×2 = 0.992       0 B B-4 -4 2 2-4-4 0.992×2 = 1.984       1 B B-5 -5 2 2-5-5 0.984×2 = 1.968       1 B B-6 -6 2 2-6-6  0.968×2 = 1.936        1 B B-7 -7 2 2-7-7(0.562)10=(0.100011)2        误差误差=∑B-i2-i  ﹤2-6                                                                    i=-7~ -∞191.2.3码制码制 用用0和和1组合表示信息的编码形式组合表示信息的编码形式编码位数编码位数n和信息量和信息量N的关系的关系：：N≤2n一一、无符号数的自然二进制代码、无符号数的自然二进制代码                        n位码表示的数值范围：位码表示的数值范围：0~2n-1编码形式与二进制数完全相同，每位数码有位权的数编码形式与二进制数完全相同，每位数码有位权的数值意义（有权码）值意义（有权码）, ,但每组代码的位数确定但每组代码的位数确定 。

例：例：8 8位自然二进制码（表示的数值范围为位自然二进制码（表示的数值范围为0 0~255））码码: :00000000,00000101,01111111,10000000,1111111100000000,00000101,01111111,10000000,11111111,数值: 0 , 5 , 127 , 128 , 2550 , 5 , 127 , 128 , 25520二、带符号二进制代码二、带符号二进制代码n n位二进制数值码（真值）加一位符号位构成机器数位二进制数值码（真值）加一位符号位构成机器数常用的带符号二进制代码：常用的带符号二进制代码：原码原码（（True Form））[X]原原反码反码（（One’s Complement））[X]反反补码补码（（Two’s Complement））[X]补补最高位为符号位：最高位为符号位：“0”“0”表示正数，表示正数，“1”“1”表示负数表示负数正数的三种代码相同，都是数值码最高位加符号位正数的三种代码相同，都是数值码最高位加符号位“0”“0”即即X≥0时时,真值与码值相等真值与码值相等,且且:X= =[X]原原= = [X]反反= = [X]补补例：例：4 4位二进制数位二进制数X=1101X=1101和和Y=0.1101Y=0.1101[X]原原= = [X]反反= = [X]补补= 01101, = 01101, [Y]原原= = [Y]反反= = [Y]补补= 0.1101= 0.1101211 1、负数的二进制原码、负数的二进制原码[X]原原。

原码表示方式：原码表示方式： n n位数值码加最高位符号位位数值码加最高位符号位““1 1””负整数负整数的的n+1n+1位二进制原码值与真值位二进制原码值与真值X X的关系：的关系： [X]原原 = = 2n - X = 2n +∣ ∣X∣ ∣，，- - 2n ＜＜X ≤0X ≤0例例: : 4 4位二进制整数位二进制整数 X = -1101, [X] X = -1101, [X]原原= = 1 111011101 负小数负小数的原码值与真值的原码值与真值X X的关系：的关系： [X]原原 = = 1- X = 1 +∣ ∣X∣ ∣ ，，- - 1＜＜X ≤0X ≤0       [+0]原原 = 0.000……0 ,= 0.000……0 , [-0]原原 =1.000……0=1.000……0例例: : 4 4位二进制小数位二进制小数 Y= - 0.1101, [X] Y= - 0.1101, [X]原原= = 1.1.11011101 22原码表示法的特点原码表示法的特点: :1 1、代码直观、代码直观, ,求取方便求取方便, ,符号位加绝对值的二进制码。

符号位加绝对值的二进制码2 2、、 0 0有两组代码有两组代码3 3、异号加运算步骤复杂，要判断符号和两数的绝对值大小异号加运算步骤复杂，要判断符号和两数的绝对值大小将绝对值大的数减去绝对值小的数，运算结果的符号位与将绝对值大的数减去绝对值小的数，运算结果的符号位与绝对值大的数相同绝对值大的数相同例：例： A=1101 A=1101，， B=-1001 B=-1001，，C=0111, C=0111, 求求D=A+BD=A+B，，E=C+BE=C+B①①[A][A]原原=01101 [B]=01101 [B]原原=11001=11001，因，因︱︱A A︱︱＞＞︱︱B B︱︱,D ,D ＞＞ 0 0 ︱︱D D︱︱= =︱︱A A︱︱- -︱︱B B︱︱= 1101-1001=0100= 1101-1001=0100，，[D][D]原原= 00100.= 00100.②② [C][C]原原=00111 =00111 ，因，因︱︱B B︱︱＞＞︱︱C C︱︱, , 所以所以E E＜＜ 0 0︱︱ E E︱︱ = = ︱︱B B︱︱- -︱︱C C︱︱ = 1001-0111=0010 = 1001-0111=0010，， [E] [E]原原= 10010.= 10010.232 2、负数的二进制反码、负数的二进制反码[X]反反负整数反码表示方式：负整数反码表示方式： n n位真值码各位取反再加最高位符号位位真值码各位取反再加最高位符号位““1 1””。

n+1n+1位二位二进制反码值与真值进制反码值与真值X X的关系：的关系： [X]反反 = = 2n+1 – 1+X ，，- - 2n ＜＜X ≤0X ≤0例例: 4: 4位二进制整数位二进制整数 X = -1101, [X] X = -1101, [X]反反= = 1 100100010负小数反码表示方式：负小数反码表示方式：n n位数值码各位取反，整数位为符号位位数值码各位取反，整数位为符号位““1 1”,”,反码值与反码值与真值真值X X的关系 [X]反反 = = 2– 2-n +X ，，- - 1＜＜X ≤0X ≤0 [+0]反反 = 0.000……0, = 0.000……0, [-0]反反 =1.111……1=1.111……1例例: 4: 4位二进制小数位二进制小数 Y= - 0.1101, [X] Y= - 0.1101, [X]原原= = 1.1.0010 0010 24运用反码进行二进制整数减法运算运用反码进行二进制整数减法运算: :A-B=A+(-B)= A + X = DA-B=A+(-B)= A + X = D，， A A、、B > 0B > 0，，X < 0X < 0 运算结果：运算结果：[A]反反 + +[X]反反= = A+ 2n+1 – 1+X =D + 2n+1 – 1 运算后和的反码运算后和的反码 [D] [D]反反= = [A][A]反反 +[X]+[X]反反，与，与D D的符号有关。

的符号有关若若 A > B A > B ，，D > 0D > 0，， [D][D]反反=D=D而加反码的运算和：而加反码的运算和：D + 2n+1 – 1 ≥ 2n+1 ，第，第n+2n+2位位= =1 1，， 运算和略去进位运算和略去进位2 2n+1再加再加1 1才等于才等于D D的反码的反码若若A

结果的最低位例例1 1：： A=1101 A=1101，， B=-1001 B=-1001，，C=0111, C=0111, 求求D=A+BD=A+B，，E=C+BE=C+B ①① [A][A]反反=01101 [B]=01101 [B]反反=10110=10110，， 因因︱︱A A︱︱＞＞︱︱B B︱︱,D ,D ＞＞ 0 0 [A] [A]反反+ [B]+ [B]反反= 01101+10110== 01101+10110=“1”“1”0001100011，， [D] [D]反反=00011+=00011+1 1= 00100 = 00100 ，， D=0100 D=0100 ②②[C][C]反反=00111 =00111 ，因，因︱︱C C︱︱＜＜︱︱B B︱︱,E ,E ＜＜ 0 0[C][C]反反+ [B]+ [B]反反= 00111+10110== 00111+10110=“0”“0”1110111101，， [E] [E]反反= 11101= 11101，，E = [E]E = [E]反反- -2n+1 +1= 11101-100000 +1= -0010 11101-100000 +1= -0010 。

263 3、负数的二进制补码、负数的二进制补码[X]补补负整数补码表示方式：负整数补码表示方式：（反码加（反码加1 1）） n n位数值码各位取反加位数值码各位取反加1 1再加最高位符号位再加最高位符号位““1 1””n+1n+1位二进制补码值与真值位二进制补码值与真值X的关系：的关系： [X]补补 = = 2n+1 +X ，，- - 2n ≤ X ≤ X ＜＜ 0 0例例: 4: 4位二进制整数位二进制整数 X = -1101, [X] X = -1101, [X]反反= = 1 10010010 0,[X],[X]补补= = 1 10010011 1负小数补码表示方式：负小数补码表示方式： （反码加（反码加2-n ））n n位数值码各位取反加位数值码各位取反加2-n，整数位为符号位，整数位为符号位““1 1””补码值与真值补码值与真值X X的关系：的关系： [X]补补 = = 2 + X ，，- - 1 ≤≤ X X ＜＜ 0 0 [0]补补 = 0.000……0= 0.000……0例例: 4: 4位二进制小数位二进制小数 Y= - 0.1101, [X] Y= - 0.1101, [X]补补= = 1.1.0011 0011 27运用补码进行二进制整数减法运算运用补码进行二进制整数减法运算: :A-B=A+(-B)= A + X = DA-B=A+(-B)= A + X = D，， A A、、B > 0B > 0，，X < 0X < 0 运算结果：运算结果：[A]补补 + +[X]补补= = A+ 2n+1 +X =D + 2n+1  运算后和的补码运算后和的补码 [D] [D]补补= = [A][A]补补 +[X]+[X]补补，与，与D D的符号有关。

的符号有关若若 A > B ，，D > 0，， [D] [D]补补=D=D而加补码的运算和：而加补码的运算和：D + 2n+1 ≥ 2n+1 ，第，第n+2n+2位位= =1 1，， 运算和略去进位运算和略去进位2 2n+1等于等于D D的补码若若A

2、5421码：四位码都有位权，各为5，4，2，13、2421码：四位码都有位权，各为2，4，2，14、余3码：各位码没有位权值，但各组二进制码值比其表示的十进制数符值多3前三种为有权码，后一种为无权码前三种为有权码，后一种为无权码33十进制十进制  8421BCD    2421BCD         5421BCD        余余3码码      0           0000             0000             0000           0011                       1           0001             0001             0001               0100                2           0010             0010             0010               0101                       3           0011   0011             0011               0110                       4           0100   0100             0100               0111                  5           0101             0101             1000               1000                             6           0110             0110             1001               1001                7           0111             0111             1010            1010                        8      1000   1110             1011            1011              9      1001   1111             1100               1100         六组六组     1010~1111   1000~1101     0101~0111     0000~0010伪码伪码              1101~1111     1101~111134计数体制为十进制方式，第i组码的位权为10i。

例：例：(271.59)10 =(001001110001.01011001)8421BCD     =(001001110001. 01011111)2421BCD      =(001010100001.10001100)5421BCD  =(010110100100.10001100)余余3BCD35四、格雷码四、格雷码（（Gray Code））特点：特点：1、各位代码没有数值意义（无权码）各位代码没有数值意义（无权码）2、任何相邻两个整数值的码组仅有一位代码不同，、任何相邻两个整数值的码组仅有一位代码不同，具有循环邻接特性，可靠性较高具有循环邻接特性，可靠性较高3、、n位典型格雷码分成对称的两部分，每部分对位典型格雷码分成对称的两部分，每部分对应的码组只有最高位不同，具有对称反射性应的码组只有最高位不同，具有对称反射性4、格雷、格雷BCD码为十组码为十组4位二进制码，表示位二进制码，表示10个十个十进制数符进制数符0~9，两个相邻数符的码组只有，两个相邻数符的码组只有1位不位不同36 5、步进格雷码的特点：、步进格雷码的特点：    是表示十进制数符的十组是表示十进制数符的十组BCD 码。

每一组码的码每一组码的最高位取反后移到最低位，即构成其相邻高一最高位取反后移到最低位，即构成其相邻高一数序符的步进码组数序符的步进码组 6、、n位二进制码与位二进制码与n位典型格雷码的关系：位典型格雷码的关系：①①最高位相同，即最高位相同，即Gn-1 =Bn-1；；②②其余各位格雷码由与其位序相同的二进制码及其余各位格雷码由与其位序相同的二进制码及高一位的二进制码决定：高一位的二进制码决定：     当两位二进制码相同时，该位格雷码为当两位二进制码相同时，该位格雷码为0，不，不同时为同时为1，即，即Gi=Bi+1 ⊕ ⊕ Bi ，，i≠n-1例：例：(0110)2=(0101)G，，(1110)2=(1001)G3738五、文字符号信息码五、文字符号信息码ASCII码码——美国标准信息交换码，由美国标准信息交换码，由7位二进制位二进制码组成，常用十六进制表示码组成，常用十六进制表示1、十进制数符、十进制数符0~9按二进制编码，高按二进制编码，高3位为位为011，，ASCII码为码为30H~39H2、大写英文字母从、大写英文字母从A~Z按顺序编按顺序编ASCII码为码为41H~5AH。

3、小写英文字母从、小写英文字母从a~z按顺序编按顺序编ASCII码为码为61H~7AH4、、00H~20H为各文字符的为各文字符的ASCII码码5、其余为各符号的、其余为各符号的ASCII码39401.3逻辑函数逻辑函数 一、逻辑函数的基本概念一、逻辑函数的基本概念逻辑变量逻辑变量: : 描述具有两个对立状态的某一对象描述具有两个对立状态的某一对象, ,分析时分析时用用“0”“0”和和“1”“1”表示这两个状态表示这两个状态, ,在电路中用在电路中用高电平高电平V VH H和低电平和低电平V VL L表示 对于具体问题必须先规定对象的变量取值对于具体问题必须先规定对象的变量取值数字电路数字电路: :处理数字信号的电路，所有元件的输入、输出都处理数字信号的电路，所有元件的输入、输出都只有高电平只有高电平V VH H和低电平和低电平V VL L两种状态两种状态. .逻辑函数：逻辑函数：F=fF=f（（A A0 0、、A A1 1、、……、、A An-1n-1））描述影响某一逻辑事件的诸条件间的关系描述影响某一逻辑事件的诸条件间的关系函数值函数值F F和变量值和变量值A Ai i都只有两种取值都只有两种取值“0”“0”、、“1”“1”41二、二、逻辑函数的表示方法逻辑函数的表示方法1、真值表、真值表以表格形式列出所有变量取值所对应的函数值。

以表格形式列出所有变量取值所对应的函数值n n个变量个变量有有2 2n n种取值组合，以自然二进制码递增的方式排列种取值组合，以自然二进制码递增的方式排列2、卡诺图（、卡诺图（真值表的方格图形式）真值表的方格图形式）变量分为行、列两组，以格雷码形变量分为行、列两组，以格雷码形式排列在图旁，函数值填在格内式排列在图旁，函数值填在格内423、逻辑代数表达式、逻辑代数表达式用三种基本布尔运算符“·”、“+”“ -”和两种关系判断符“⊙”、“⊕⊕”符描述的表达式             例：例： F=A·B +C·D4、逻辑图、逻辑图用逻辑符号表示的信号传输关系5、硬件描述语言（、硬件描述语言（Hard  Description  Language））类似计算机软件编程语言的形式常用的有常用的有ABLE-HDL、、VHDL和和Verilog HDL43波形图波形图:输出信号（函数值）与输入信号（函数变量）的时序对应关系图根据电路的逻辑关系，对照输入信号（如A、B、C）波形画出输出（如F）波形441.3.1基本逻辑运算关系与-逻辑乘：F=AF=A0 0··A A1 1··A A2 2·· ……··A An-1n-1或-逻辑加：F=AF=A0 0+ +A A1 1+ +A A2 2+ + ……+ +A An-1n-1非-逻辑反：F= AF= A45与运算与运算： 所有变量都为“1”时函数值为“1” 逻辑符号逻辑符号       全全“1”“1”出出“1”“1”，有，有“0”“0”出出“0”“0”   A B C  F   0  0  0  0   0  0  1  0   0  1  0  0   0  1  1  0   1  0  0  0   1  0  1  0   1  1  0  0   1  1  1  1 真值表真值表 三输入与门三输入与门 : F = A ·B ·C      逻辑乘逻辑乘波波形形图图46或运算或运算： 只要有一个变量为只要有一个变量为“1”“1”，函数值为，函数值为“1”“1” 逻辑符号逻辑符号     有有“1”“1”出出“1”“1”，全，全“0”“0”出出“0”“0”   A B C  F   0  0  0  0   0  0  1  1   0  1  0  1   0  1  1  1   1  0  0  1   1  0  1  1   1  1  0  1   1  1  1  1 真值表真值表 三输入或门三输入或门 : F = A +B +C      逻辑加逻辑加波波形形图图47非运算非运算: 函数值与变量值相反函数值与变量值相反.输出与输入电平相反输出与输入电平相反       F= A A=0F= A A=0，，A=1A=1；；A=1A=1，，A=0A=0原变量原变量A,A,反变量反变量A A当当A=1,A=1,原变量为原变量为1,1,当当A=0,A=0,反变量为反变量为1.1.逻辑符号 逻辑图中用圈表示反相运算波形图48复合运算复合运算与非运算与非运算: 先“与”后“非” 二输入与非门 F=AF=A0 0·A·A1 1·A·A2 2·· …·A…·An-1n-1或非运算或非运算: 先“或”后“非” 二输入或非门F=AF=A0 0+A+A1 1+A+A2 2+ + …+A…+An-1n-1与或非运算与或非运算: 先“与”后“或”再“非” 与或非门F=AF=A0 0A A1 1+B+B0 0B B1 1 ……49异或运算异或运算： 两个输入相异时输出为“1”，相同时输出为“0”。

A ⊕0=A ⊕0=A A ⊕1=A⊕1=A F = A F = A ⊕⊕ B = A·B + A·B B = A·B + A·B A ⊕A=1 ⊕A=1 A ⊕A=0⊕A=0             真值表真值表 逻辑符号逻辑符号   A   B F   0     0 0   0     1 1   1     0    1   1     1 0波波形形图图50同或运算：同或运算： 两个输入相异时输出为“0” ，相同时输出为“1” F = A ⊙ B = A·B + A·B = A ⊕ BF = A ⊙ B = A·B + A·B = A ⊕ B 真值表真值表 逻辑符号逻辑符号   A    B F   0     0  1   0     1  0   1     0 0   1     1 1波波形形图图511.3.2逻辑代数的基本运算和基本定律两个基本规则两个基本规则1、代入规则：、代入规则： 当逻辑等式中两边的某变量用相同的逻辑函数当逻辑等式中两边的某变量用相同的逻辑函数式代替时，等式仍成立。

式代替时，等式仍成立2、对偶规则：对偶规则：当两个逻辑式相等时，它们个自的对偶式也相等当两个逻辑式相等时，它们个自的对偶式也相等逻辑恒等式的对偶式：逻辑恒等式的对偶式：将原式中的逻辑常量将原式中的逻辑常量“0”-“1”“0”-“1”对换；对换；““与与”-“”-“或或””运算运算关系对换关系对换, ,保持运算顺序不变保持运算顺序不变, ,即得原式的对偶式即得原式的对偶式52一、基本定律一、基本定律0-10-1律律 A+0=A                     A·1=A      A+1=1                     A·0= 0重叠律重叠律       A+A=A                      A·A=A互补律互补律              A+A=1                      A·A= 0结合律结合律    ( A+B)+C=A+(B+C)       ( AB)C=A(BC)交换率交换率          A+B=B+A                      AB=BA分配律分配律     A(B+C)=AB+AC  A+BC=(A+B)(A+C)摩根定律摩根定律 A+B+C=A·B·C              ABC=A+B+C反演律反演律 函数的变量取反、常量（函数的变量取反、常量（0、、1））取反、与或关系对换，得其反函数。

取反、与或关系对换，得其反函数否定律否定律 A=A A=A53二、基本定理二、基本定理定理定理1      A +AB=A                  A（（A+B））=A   定理定理2     A+ AB=A+B             A（（A+B））=AB定理定理3     AB +AC+BC=AB+AC         冗余项可消去冗余项可消去               (A+B)(A+C)(B+C)=(A+B)(A+C)三、有关异或运算的公式三、有关异或运算的公式交换率交换率   A ⊕ ⊕ B= B⊕⊕A      结合律结合律（（ A ⊕⊕ B）） ⊕⊕ C= A ⊕⊕ （（ B ⊕⊕ C））奇偶律：奇偶律： A 0⊕⊕ A1⊕⊕ A2⊕⊕ A3⊕⊕……..⊕⊕ An-1=?若若n个输入变量中有奇数个个输入变量中有奇数个“1”异或结果为异或结果为“1”;若有偶数个若有偶数个“1”结果为结果为“0” 541.3.3逻辑函数表示方法的相互转换逻辑函数表示方法的相互转换1 1、由真值表写函数的逻辑表达式、由真值表写函数的逻辑表达式ⅰⅰ将每组使函数值为将每组使函数值为“1”“1”的变量的变量取取值组合写成一个与项值组合写成一个与项( (最小项最小项) )，其，其中变量取值中变量取值“1”“1”的写原变量，取的写原变量，取值值“0”“0”的写反变量；的写反变量；ⅱⅱ将所有的与项相加得原函数的将所有的与项相加得原函数的标标准准与或表达式与或表达式( (最小项表达式最小项表达式) )。

例：写出右表两个函数的逻辑表达式例：写出右表两个函数的逻辑表达式解：解：真值表真值表552 2、由逻辑图写函数逻辑表达式、由逻辑图写函数逻辑表达式 按信号的传输路径从输入到输出逐级写每按信号的传输路径从输入到输出逐级写每个逻辑图形符号对应的运算关系个逻辑图形符号对应的运算关系, ,得函数的逻得函数的逻辑表达式辑表达式. .例：写出下图电路的逻辑表达式例：写出下图电路的逻辑表达式563 3、、 由逻辑表达式列真值表由逻辑表达式列真值表将输入变量的所有取值组将输入变量的所有取值组合代入逻辑表达式，求合代入逻辑表达式，求函数值例：例：列出下列函数的真值表列出下列函数的真值表 F1=AB+BC+AC F1=AB+BC+AC F2=A⊕B⊕C F2=A⊕B⊕C解：解：F1F1、、F2F2都是都是3 3变量函数，变量函数，列出真值表的列出真值表的8 8个变量取值个变量取值组合，代入函数式，将求组合，代入函数式，将求得的函数值填入表内得的函数值填入表内真值表真值表574 4、由逻辑表达式画逻辑图、由逻辑表达式画逻辑图用逻辑符号替代表达式中的逻辑运算关系符用逻辑符号替代表达式中的逻辑运算关系符例：画出下列三个函数表达式的逻辑图。

例：画出下列三个函数表达式的逻辑图    581.3.4逻辑函数的化简逻辑函数的化简化简要求化简要求 要求要求1 1、逻辑表达式最简、逻辑表达式最简 ( (器件最少器件最少, ,速度最快速度最快) ) 要求要求2 2、逻辑运算关系统一、逻辑运算关系统一( (器件型号统一器件型号统一) )化简目标化简目标:     最简最简与或表达式与或表达式————     乘积项最少且乘积项中变量因子最少乘积项最少且乘积项中变量因子最少逻辑表达式的类型：逻辑表达式的类型：59解：①对比可知式1含4个与项，其他3式都只含3个与项，所以式1肯定不是最简；②式3、4中各与项都含2个变量，而式2中有一个与项含3个变量结论：式3、4同为该函数的最简与或表达式60一、逻辑函数的公式法化简一、逻辑函数的公式法化简:并项法并项法:    利用利用A +A=1并项，消变量并项，消变量 例例:      F=ABC +ABC =AB(C +C) =AB吸收法：吸收法：利用利用A+AB=A并项，消变量并项，消变量例例:    F=AB +ABCD(E+F)=AB (1+CDE+CDF) =AB消去法：消去法：利用利用A+AB=A+B，消变量。

消变量例例:   F=AB+AC+BC=AB+(A+B)C=AB+ABC=AB+C配项法：配项法：利用利用A=A(B+B)配项，消去其他项的变量配项，消去其他项的变量例例:   F=AB +AC+BC=AB+AC+ (A+A) BC    =AB+ABC+AC+ABC=AB（（1+C））+AC（（1+B））     =AB+AC61二、逻辑函数的最小项和标准与或表达式二、逻辑函数的最小项和标准与或表达式1 1、函数最小项定义、函数最小项定义 包含了函数全部变量的乘积项，每个变包含了函数全部变量的乘积项，每个变量可以是原变量（变量取值量可以是原变量（变量取值1 1）或反变量）或反变量（变量取值（变量取值0 0），），n n个变量的逻辑函数有个变量的逻辑函数有2 2n n个个最小项2 2、函数最小项性质、函数最小项性质任何变量取值组合必能使一个且仅能使一个任何变量取值组合必能使一个且仅能使一个最小项为最小项为“1”“1”，两者有一一对应的关系；，两者有一一对应的关系；任两个最小项的乘积为任两个最小项的乘积为“0”“0”；；所有最小项之和为所有最小项之和为1 1623、最小项符号、最小项符号 mi   序号序号i=0~2n-1 ,是最小项对应的变量取值组合（原是最小项对应的变量取值组合（原变量取变量取1，反变量取，反变量取0，按变量排序组成的二进制数，按变量排序组成的二进制数对应）的十进制值。

所以写最小项符时必须规定变对应）的十进制值所以写最小项符时必须规定变量的排列位序量的排列位序4 4、标准与或表达式（最小项表达式）、标准与或表达式（最小项表达式）      由函数值为由函数值为1 1的变量取值组合对应的最小项相加的变量取值组合对应的最小项相加构成的与或表达式构成的与或表达式5 5、最小项和式、最小项和式∑m∑mi 用最小项符用最小项符m mi i构成的逻辑表达式，函数值用括号说构成的逻辑表达式，函数值用括号说明变量位序排列明变量位序排列F F（（A A，，B B，，C C，，……））= ∑m= ∑mi i636、标准与或表达式的求取、标准与或表达式的求取①①由真值表求标准与或表达式由真值表求标准与或表达式 将使函数值为将使函数值为1 1的所有变量取值对应的的所有变量取值对应的最小项最小项的相的相或或得标准与或表达式得标准与或表达式写最小项时，变量取值写最小项时，变量取值“0”“0”的写反变量，取值的写反变量，取值“1”“1”的写原变量的写原变量②②由一般与或表达式写标准与或表达式由一般与或表达式写标准与或表达式   利用利用A=AA=A（（B+BB+B））=AB+AB=AB+AB对非最小项的与项配缺失变对非最小项的与项配缺失变量因子，构成全最小项的表达式。

量因子，构成全最小项的表达式n例：AB+BC=AB（（C+C））+BC（（A+A））n     =ABC+ABC+ABC+ABC=ABC+ABC+ABC64例：根据函数真值表写标准与或表达式例：根据函数真值表写标准与或表达式解解:将真值表中将真值表中函数值为函数值为1的变量取的变量取值组合对应的最小项相或，得值组合对应的最小项相或，得标准与或表达式写最小项时，标准与或表达式写最小项时，变量取值变量取值0的写反变量，取值的写反变量，取值1的写原变量的写原变量F=ABC+ABC+ABC+ABCF（（A、、B、、C））= m0 +m1 +m2 +m4                   =∑m（（0,1,2,4））最小项数与真值表中函数为最小项数与真值表中函数为“1”的的项数相同项数相同65三、卡诺图三、卡诺图----结构和特点结构和特点①①将变量分为行、列两组，将变量分为行、列两组，变量取值按典型格雷变量取值按典型格雷码排列码排列, ,相邻列（行）相邻列（行）之间只有一个变量取之间只有一个变量取值不同②②具有循环邻接性具有循环邻接性③③卡诺图的每个格代表了卡诺图的每个格代表了函数的一个最小项。

函数的一个最小项    A、、B、、C、、D   取值取值   1    A、、B、、C、、D   取值取值   066四、用卡诺图表示逻辑函数四、用卡诺图表示逻辑函数1 1、由真值表写其卡诺图、由真值表写其卡诺图将各变量组合对应的函数值填入相应的卡诺图格将各变量组合对应的函数值填入相应的卡诺图格中2 2、由函数表达式写其卡诺图、由函数表达式写其卡诺图①①由标准与或表达式写卡诺图由标准与或表达式写卡诺图      将表达式中出现的最小项所对应的卡诺图格将表达式中出现的最小项所对应的卡诺图格中填入中填入1，其余格填，其余格填0②②由非标准与或表达式写卡诺图由非标准与或表达式写卡诺图      将函数转换成与或表达式，在每个乘积项的将函数转换成与或表达式，在每个乘积项的变量取值范围内填入变量取值范围内填入1，其余格填，其余格填0   67五、用卡诺图化简逻辑函数的依据五、用卡诺图化简逻辑函数的依据相邻两个最小项相邻两个最小项相或合并时可相或合并时可以消去一个取以消去一个取值不同的变量值不同的变量 相邻列合并消相邻列合并消去列变量去列变量 相邻行合并消相邻行合并消去行变量去行变量。

6869六、用卡诺图化简逻辑函数的步骤和规则六、用卡诺图化简逻辑函数的步骤和规则(1)1)以以矩形圈矩形圈形式合并形式合并2 2n n个函数值个函数值( (为为1)1)相同相同的卡的卡诺图格，消去取值不同的变量，形成一个乘积诺图格，消去取值不同的变量，形成一个乘积项2) (2) 圈从大到小，直到圈从大到小，直到所有所有函数值函数值相同相同( (为为1)1)的格的格全部圈过但每个圈中必须至少包含一个没有全部圈过但每个圈中必须至少包含一个没有被其它圈包围的被其它圈包围的独立格独立格3)(3)圈尽可能大，使乘积项的变量因子尽可能少圈尽可能大，使乘积项的变量因子尽可能少 圈尽可能少，使乘积项的个数尽可能少圈尽可能少，使乘积项的个数尽可能少4)(4)所有乘积项之逻辑所有乘积项之逻辑和和为原函数为原函数( (值为值为1)1)或反函或反函数数( (值为值为0)0)的的最简最简与或表达式与或表达式70七、具有无关项的逻辑函数表示方法七、具有无关项的逻辑函数表示方法1 1、无关项（任意项、伪码）、无关项（任意项、伪码） 对函数值没有影响的变量取值组合所对应的对函数值没有影响的变量取值组合所对应的最小项，用符号最小项，用符号 表示其函数值。

表示其函数值 (如如BCDBCD码中码中的伪码组合的伪码组合) )，用，用 i i表示，表示，i i取值同最小项取值同最小项2 2、具有无关项的逻辑函数最小项表达式、具有无关项的逻辑函数最小项表达式 f(Af(A、、B B、、C……)=∑mC……)=∑mi i+∑+∑ i i3 3、具有无关项的逻辑函数卡诺图、具有无关项的逻辑函数卡诺图 在无关项格中在无关项格中- -填入填入 （（或或X X、、- -、、d d），表示函），表示函数值任意数值任意4 4、具有无关项逻辑函数的化简、具有无关项逻辑函数的化简 无关项可以根据合并圈无关项可以根据合并圈扩大扩大的化简要求的化简要求任意任意取值取值“0”“0”或或“1”“1”，但，但不必不必全部圈入全部圈入71 数字电子技术基础数字电子技术基础  第三章第三章        组合逻辑电路组合逻辑电路    72组合逻辑的电路结构：组合逻辑的电路结构：信号从输入端逐级向输出传输，没有后级向前级信号从输入端逐级向输出传输，没有后级向前级的反馈Z1 = f1（（X1，，X2，，…，，Xi）） Z2 = f2（（X1，，X2，，…，，Xi））︰︰Zj = fj（（X1，，X2，，…，，Xi））组合逻辑的电路特点：组合逻辑的电路特点：任何时刻电路的输出状态只与当前输入信号的状态有关，任何时刻电路的输出状态只与当前输入信号的状态有关，与电路原来的输出状态无关，没有记忆功能。

与电路原来的输出状态无关，没有记忆功能733.1组合逻辑分析组合逻辑分析任务：任务：     根据电路图分析其输入、输出关系，确定电路根据电路图分析其输入、输出关系，确定电路功能方法：方法：1、根据电路图从输入到输出逐级写逻辑表达式；、根据电路图从输入到输出逐级写逻辑表达式；化简后分析电路功能化简后分析电路功能2、如果从表达式不能直接分析电路功能，可列、如果从表达式不能直接分析电路功能，可列真值表确定真值表确定74例：分析下图电路的三个输出各对两个输入的一位二进例：分析下图电路的三个输出各对两个输入的一位二进制数制数A A、、B B 实现什么逻辑判断功能实现什么逻辑判断功能解：解：1、由图列表达式、由图列表达式     2、列真值表、列真值表        3、分析逻辑功能、分析逻辑功能    输出为表示两个输入比较结果的开关量：输出为表示两个输入比较结果的开关量：F1表示表示A=B；；     F2表示表示A＜＜B；；F3表示表示A＞＞B电路为一位二进制数比较器，输出电路为一位二进制数比较器，输出A大于大于B、、A小于小于B、、A=B三种判断结果三种判断结果75开关量：开关量：       表示特定功能的一个变量。

当功能实现时变表示特定功能的一个变量当功能实现时变量为有效电平量为有效电平高电平有效：功能实现时变量为高电平有效：功能实现时变量为1，，低电平有效：功能实现时变量为低电平有效：功能实现时变量为0N种功能需要种功能需要N个变量描述个变量描述编码量：编码量：以以n个变量的一组特定组合（二进制码）共同表示个变量的一组特定组合（二进制码）共同表示一个功能一个功能N种功能与种功能与n个变量的关系满足：个变量的关系满足：2n-1﹤N≤2n 没有有效、无效之分没有有效、无效之分例：一位二进制数比较器可以用例：一位二进制数比较器可以用2 2个变量的组合表个变量的组合表示三种较结果示三种较结果763.2组合逻辑电路的设计组合逻辑电路的设计        根据设计任务求实现逻辑功能的电路根据设计任务求实现逻辑功能的电路3.2.1采用逻辑门设计组合逻辑电路的步骤采用逻辑门设计组合逻辑电路的步骤:1、分析任务要求，确定输入、输出变量及逻辑、分析任务要求，确定输入、输出变量及逻辑定义2、根据逻辑问题的因果关系写逻辑表达式或列、根据逻辑问题的因果关系写逻辑表达式或列函数真值表，写标准与或表达式函数真值表，写标准与或表达式。

3、化简逻辑函数得最简表达式或变换逻辑关系、化简逻辑函数得最简表达式或变换逻辑关系得满足设计要求的表达式形式得满足设计要求的表达式形式 4、根据表达式画逻辑图，并检查电路的驱动或、根据表达式画逻辑图，并检查电路的驱动或时间延迟等是否符合工程要求时间延迟等是否符合工程要求773.2.3含无关项的组合逻辑电路设计含无关项的组合逻辑电路设计1、不拒伪码、不拒伪码利用对函数值没有影响的无关项化简函数使电路更简利用对函数值没有影响的无关项化简函数使电路更简无关项对应的函数值可以为（无关项对应的函数值可以为1或或0）变量输入为无变量输入为无关项时输出可能为关项时输出可能为 1或为或为0 2、拒伪码、拒伪码无关项对应的函数值必须为无关项对应的函数值必须为0变量输入为无关项时输出变量输入为无关项时输出一定为一定为03.2.4多输出函数的组合逻辑电路设计多输出函数的组合逻辑电路设计在化简函数时保留各函数的公共项部分，以使整在化简函数时保留各函数的公共项部分，以使整个电路形式最简个电路形式最简78七段显示器的结构七段显示器的结构——由由8个发光二极管构成个发光二极管构成793.3常用中规模组合逻辑标准构件常用中规模组合逻辑标准构件集成电路规模的划分集成电路规模的划分小规模集成电路小规模集成电路SSI—— 器件集成。

如与非门等器件集成如与非门等中规模集成电路中规模集成电路MSI—— 构件集成如数据选择构件集成如数据选择器、译码器、编码器、计数器、寄存器等器、译码器、编码器、计数器、寄存器等大规模集成电路大规模集成电路LSI——子系统集成子系统集成LCD控制控制器、按键显示扫描管理器等器、按键显示扫描管理器等超大规模集成电路超大规模集成电路VLSI——系统集成系统集成单片机、处理器（单片机、处理器（CPU）等803.3.1编码器编码器输入输入N个个开关量开关量，输出，输出n位位二进制码二进制码N≤2nN个输入量与个输入量与N组输出码一一对应组输出码一一对应当某输入有效时，输出码与其下标数值相同当某输入有效时，输出码与其下标数值相同Y2=I7+I6+I5+I4                                                    Y1=I7+I6+I3+I2                                                    Y0=I7+I5+I3+I181优先编码器优先编码器 按输入开关量的标注大小规定其优先级别，允许多个输入按输入开关量的标注大小规定其优先级别，允许多个输入同时有效，输出码与同时有效，输出码与有效有效输入中级别最高的开关量对应。

输入中级别最高的开关量对应1、集成、集成8/3线优先编码器线优先编码器（（74148））逻逻辑辑符符号号82①①集成集成8/3线优先编码器的端口和功能线优先编码器的端口和功能输入：输入：1个低电平有效的使能控制个低电平有效的使能控制ST              8个低电平有效的开关量个低电平有效的开关量I0-I7 ，优先级依序为，优先级依序为7-0输出：三位二进制编码输出输出：三位二进制编码输出 Y2-Y0                 一个低电平有效的状态输出一个低电平有效的状态输出YEX，，                       一个低电平有效的扩展输出一个低电平有效的扩展输出Ys，，功能：功能：当使能有效时（当使能有效时（ST=0）且有输入有效）且有输入有效时（时（ I0-I7中有中有0、）、）输出二进制码为输入端口序号的二进制反码，状态输输出二进制码为输入端口序号的二进制反码，状态输出出YEX有效（为有效（为0），）， Ys无效（为无效（为1 ）；）；当使能有效但没有有效输入当使能有效但没有有效输入（（ I0-I7都为都为1）时，状态输出）时，状态输出YEX无效（为无效（为1），）， Ys有效（为有效（为0 ）） 。

  所以，所以，Ys可以向低优先级的编码器传递使能控制权可以向低优先级的编码器传递使能控制权83②②集成集成8/3线优先编码器的端口扩展线优先编码器的端口扩展84852、集成、集成BCD码优先编码器码优先编码器74147端口和功能：端口和功能：输入输入9个低电平有效的开关量个低电平有效的开关量I1~I9，分别对应表，分别对应表示十进制数符示十进制数符“1”~“9”；优先级别为；优先级别为9->1 四个输出四个输出D、、C、、B、、A为一组为一组8421BCD码的反码的反码对应当前优先级别最高的有效输入的、码对应当前优先级别最高的有效输入的、序号  当所有输入无效时，输出当所有输入无效时，输出“0”的的BCD码反码码反码1111每片的输出表示一位十进制数，不需扩展码位，每片的输出表示一位十进制数，不需扩展码位，没有使能控制没有使能控制863.3.2译码器译码器一、二进制译码器一、二进制译码器1、结构、结构：多输入、多输出：多输入、多输出输入：使能控制开关量（选通）若干个，输入：使能控制开关量（选通）若干个，             n位二进制码位二进制码A0-An-1，，输出：输出：N个开关量信号：个开关量信号： Y0-YN-1    （（N=2n）。

2、功能：、功能：当使能控制有效时（被选通），端口当使能控制有效时（被选通），端口序号序号与输入与输入的的二进制码二进制码值相同的值相同的输出端输出端为有效电平，指示了当前输入码，为有效电平，指示了当前输入码，其他端口输出无效电平其他端口输出无效电平一组一组输入码只能使输入码只能使唯一唯一的一个输出有效（电平与其他输出端的一个输出有效（电平与其他输出端不同）3、输出表达式：、输出表达式：Yi （（ An -1 ~A0）） =mi       （使能控制有效时），（使能控制有效时），每个输出信号是输入变量最小项每个输出信号是输入变量最小项4 4、常用译码器型号：、常用译码器型号：74139（双（双2线线-4线译码器）线译码器）2位码输入，位码输入，4个开关量输出，一个低电平有效个开关量输出，一个低电平有效的使能的使能G74138（（3线线-8线译码器）线译码器）3位码输入，位码输入，8个开关量输出，三个使能控制：个开关量输出，三个使能控制：EN=SASBSC74154（（4线线-16线译码器）线译码器）4位码输入，位码输入，16个开关量输出，两个使能个开关量输出，两个使能G1G2同时为低电平有效。

同时为低电平有效74145（（4线线-1０线０线BCD码译码器）码译码器）一位一位BCD码输入，码输入，10个指示十进制数符的开个指示十进制数符的开关量输出关量输出 88895、、74138功能表功能表各输出表达式各输出表达式90各输出表达式各输出表达式916、译码器的应用、译码器的应用（（1））地址译码地址译码将输入的地址码译成开关量信号控制其他将输入的地址码译成开关量信号控制其他器件的片选使能器件的片选使能CS（（Chip Select））码位扩展：码位扩展：当输入码位数多于译码器位数时，可以利当输入码位数多于译码器位数时，可以利用多增的高位码控制多片译码器的使能，用多增的高位码控制多片译码器的使能，使各片译码器在高位码的不同电平时分使各片译码器在高位码的不同电平时分别被选通别被选通92（（2）实现用）实现用标准与或表达式标准与或表达式表示的组合逻辑函数，表示的组合逻辑函数，函数变量数与多一译码器的输入码位数相同函数变量数与多一译码器的输入码位数相同方法：方法：①①写函数各输出的写函数各输出的标准与或表达式标准与或表达式，并应用，并应用摩根定理转换成最小项的摩根定理转换成最小项的“与非与非”形式。

形式②②译码器的使能接有效电平译码器的使能接有效电平③③函数变量按最小项编号的位序从地址码端函数变量按最小项编号的位序从地址码端输入④④采用与非门将译码器输出序号与函数表达采用与非门将译码器输出序号与函数表达式中最小项序号相同的端口综合构成函数的输式中最小项序号相同的端口综合构成函数的输出端N输出的函数需要输出的函数需要N个与非门个与非门93例：用例：用74138和与非门设计双输出函数和与非门设计双输出函数F1、、F2解解:94二、代码转换器二、代码转换器输入、输出都是二进制码，但编码形式不同输入、输出都是二进制码，但编码形式不同BCD码码/七段显示译码七段显示译码/驱动器驱动器输入：输入：一位一位BCD码（码（A3、、A2、、A1、、A0）；）；            三个控制信号三个控制信号LT、、BI、、RBI 　　　均为低电平有效，控制优先级为：　　　均为低电平有效，控制优先级为：　　　　　　　　　　　　BI：：灭灯灭灯；； LT：：试灯试灯；； RBI：：灭零灭零输出：输出：七个开关量段信号（七个开关量段信号（Ya、、Yb、、Yc、、Yd、、Ye、、Yf））控制七段显示器的七个发光二极管显示与输入控制七段显示器的七个发光二极管显示与输入BCD码码 对应的对应的十进制数符。

十进制数符7447：：驱动共阳显示器驱动共阳显示器(LG5011BSR)，输出低电平有效，输出低电平有效　　　共阳　　　共阳——公共端高电平驱动、段信号低电平驱动公共端高电平驱动、段信号低电平驱动7448：：驱动共阴显示器驱动共阴显示器(BS201A )，输出高电平有效，输出高电平有效              共阴共阴——公共端低电平驱动、段信号高电平驱动公共端低电平驱动、段信号高电平驱动9596灭零控制功能的灭零控制功能的8位数码显示（位数码显示（4位整数、位整数、4位小数）位小数）当当RBI=0且输入且输入BCD码为码为0000时时, 灭零 整数部分的高位和小数部分的低位整数部分的高位和小数部分的低位0灭显整数部分最低位和小数部分最高位的整数部分最低位和小数部分最高位的0必须显示，必须显示，RBI=1973.3.3加法器加法器功能：功能：采用逻辑运算关系实现二进制运算采用逻辑运算关系实现二进制运算一、半加器一、半加器功能：实现功能：实现两两个一位二进制数的加运算个一位二进制数的加运算  输入：两个二进制加数输入：两个二进制加数A、、B  输出：输出：A加加B的和的和S和进位输出和进位输出Co输出函数式输出函数式:  S=A⊕ ⊕B  ；；C=AB逻辑符号：逻辑符号：98二、全加器二、全加器功能：实现功能：实现三三个一位二进制数的加运算。

个一位二进制数的加运算  输入：两个二进制加数输入输入：两个二进制加数输入A、、B及低位的进位输及低位的进位输入入Ci  输出：输出：A加加B加加Ci的和的和S和进位输出和进位输出CoS=A⊕ ⊕B⊕ ⊕Ci ；；Co=AB+BCi+ACi逻逻辑辑符符号号99二、多位加法器二、多位加法器两个两个n位二进制数位二进制数A（（An-1~A0）、）、B（（Bn-1~B0）的加法运算，）的加法运算，输出加运算的和输出加运算的和S（（Sn-1~S0）） 及最高位的进位及最高位的进位Cn-11、串行进位加法器、串行进位加法器    由由n个全加器对两个加数的各位分别进行运算；个全加器对两个加数的各位分别进行运算；   低位全加器的进位输出低位全加器的进位输出Co接相邻高位全加器的进位输入接相邻高位全加器的进位输入Ci各位加法器只对本位的输入进行运算，高位的进位输入必须各位加法器只对本位的输入进行运算，高位的进位输入必须等待低位运算结束后逐级传输，所以运算速度受位数影响等待低位运算结束后逐级传输，所以运算速度受位数影响1002、集成、集成4位超前并行进位加法器位超前并行进位加法器A、、B为两个为两个4位的位的                     二进制加数二进制加数S为为A加加B加加C0的的                   4位二进制和，位二进制和，C4为为A加加B加加C0的最高位进位的最高位进位S1=A1⊕ ⊕B1⊕ ⊕C0  ；；各位进位：各位进位：   C1=A1B1+(A1⊕ ⊕B1)C0=G1+P1C0S2=A2⊕ ⊕B2⊕ ⊕C1  ；；                       C2=A2B2+(A2⊕ ⊕B2)C1=G2+P2C1                                                                         =G2+P2G1+P2P1C0S3=A3⊕ ⊕B3⊕ ⊕C2  ；；                       C3=A3B3+(A3⊕ ⊕B3)C2=G3+P3C2                                                             =G3+P3G2+P3P2P1G1+P3P2P1C0S4=A4⊕ ⊕B4⊕ ⊕C3 ；；                                            进位产生项：进位产生项：Gi=AiBi   ，进位传递项：，进位传递项：Pi= Ai⊕ ⊕Bi101例：用例：用4位加法器设计一个代码转换电路。

当控位加法器设计一个代码转换电路当控制信号制信号X=0时，输入时，输入8421BCD码，输出余码，输出余3码，码，当当X=1时，输入余时，输入余3码，输出码，输出8421BCD码1023.3.4数据选择器和数据分配器数据选择器和数据分配器一、数据选择器一、数据选择器结构：多输入、单输出结构：多输入、单输出输入端：使能控制（选通）输入端：使能控制（选通） 1个：个：ST          选择控制选择控制      n位：位：An-1~A0          数据输入数据输入          2n个个  ：：Dm-1~D0 ，m= 2n 功能功能：当使能有效时（被选通），当使能有效时（被选通），根据选择信号从多路根据选择信号从多路数据中选择一路输出数据中选择一路输出                                A1A0                                 D0          0   0                   D1          0   1  Y              D2          1   0                         D3          1   1         103双四选一双四选一MUX 74153 两位控制码两位控制码A A0 0、、A A1 1选择四个数据输入选择四个数据输入D D0~0~D D3 3中的一中的一个到输出个到输出Y Y。

104八选一八选一MUX 74151 三位控制码三位控制码A A2 2、、A A1 1、、A A0 0选择八个数据输入选择八个数据输入D D0~0~D D7 7中中的一个到输出的一个到输出Y,Y,或反相输出到或反相输出到Y Y输出函数表达式输出函数表达式:Y(A2,A1,A0)=ST∑miDi逻辑符号逻辑符号:105数据选择器应用数据选择器应用1、信号选择控制、信号选择控制2、实现单输出组合逻辑函数（函数发生器）、实现单输出组合逻辑函数（函数发生器）当使能有效当使能有效(ST=“0”)，函数变量从选择控制端输，函数变量从选择控制端输入，输出可写成函数变量最小项和对应数据输入入，输出可写成函数变量最小项和对应数据输入相与的或项相与的或项方法：方法： （（1）写函数的标准与或表达式写函数的标准与或表达式2）数据选择器的使能接有效电平数据选择器的使能接有效电平3）根据数据选择器的控制输入端数选择函数的）根据数据选择器的控制输入端数选择函数的变量数，并按最小项编号的位序从控制端输入变量数，并按最小项编号的位序从控制端输入（（4) 比较函数的标准与或表达式和数据选择器的比较函数的标准与或表达式和数据选择器的输出表达式，确定各输出表达式，确定各Di的值。

的值106当函数变量数与选择器控制码位数当函数变量数与选择器控制码位数相同相同时，选择器时，选择器各数据输入各数据输入Di等于对应最小项变量组合的等于对应最小项变量组合的函数值函数值例：例： F=ABC+ABC+ABC+ABCF（（A、、B、、C））= m0 +m1 +m3 +m7                   =∑m（（0,1,3,7））107当函数变量数比选择器控制码位数当函数变量数比选择器控制码位数多多时，选择器时，选择器各数据输入各数据输入Di等于等于多余多余变量的变量的组合组合例：例： F=ABC+ABC+ABC+ABC3变量函数用四选一数据选择器变量函数用四选一数据选择器74153实现解：选择变量解：选择变量B、、C从控制端输入，从控制端输入，Di是是A的函数F（（B，，C））=Am0+Am1+（（A+A））m3=Am0+Am1+m3所以：所以：D0=D1=A，，D2=0，，D3=1108当函数变量数比选择器控制码位数当函数变量数比选择器控制码位数多多时，也可扩展控制码时，也可扩展控制码位数例例:用四选一数据选择器扩展成十六选一选择器实现四变量用四选一数据选择器扩展成十六选一选择器实现四变量逻辑函数逻辑函数:Z(A,B,C,D)=∑m(5,6,7,8,9,10,12,13,14,15)两级选择四选一构成十六选一两级选择四选一构成十六选一109二、数据分配器二、数据分配器结构：结构：单数据输入、多数据输出单数据输入、多数据输出　输入端：数据输入输入端：数据输入 1个个D，选择控制，选择控制n个（个（An-1~A0），），　　　　  输出端：输出端： 2n个，个，Y0~Yｍｍ-１１，， m= 2n 。

功能：当使能有效时，根据选择控制信号将输入数据功能：当使能有效时，根据选择控制信号将输入数据D分配分配   给多路输出给多路输出Y0~Yｍｍ-１１中的一路中的一路A1 A0            0    0                       Y0                D               0    1                       Y1             1    0                       Y2            1    1                       Y3      二进制译码器用作数据分配器：二进制译码器用作数据分配器：数据从使能端数据从使能端S输入，二进制码输入端作为分配选择控制，输入，二进制码输入端作为分配选择控制，译码输出端为数据输出通道译码输出端为数据输出通道110用用3线线-8线译码器构成线译码器构成8通道数据分配器通道数据分配器111多路信号采用一条信号线多路信号采用一条信号线分时分时传送传送1123.3.5数据比较器数据比较器功能：采用逻辑运算关系比较两个二进制数功能：采用逻辑运算关系比较两个二进制数A、、B的大小，的大小，输出表示比较结果的（输出表示比较结果的（A>B）、（）、（A

个开关量一、一、1位数字比较器的逻辑运算关系：位数字比较器的逻辑运算关系：       (A>B)=AB；；(Ab)、、(aB））= （（a>b) 、（、（A

达同一个门的时间有先后冒险冒险——由于竞争原因造成逻辑门错误输出由于竞争原因造成逻辑门错误输出干扰脉冲的现象干扰脉冲的现象   116  F=AA，在，在A信号的信号的上升沿上升沿(0->1)产生产生正正脉冲冒险脉冲冒险  F=A+A，在，在A信号的信号的下降沿下降沿(1->0)产生产生负负脉冲冒险脉冲冒险1173.4.2消除竞争冒险的方法消除竞争冒险的方法1、增加封锁脉冲、增加封锁脉冲输入信号改变时，封锁信号有效，逻辑门输出不能改变输入信号改变时，封锁信号有效，逻辑门输出不能改变;输入信号稳定后，封锁信号无效，允许逻辑门输出改变输入信号稳定后，封锁信号无效，允许逻辑门输出改变封锁与门的脉冲为封锁与门的脉冲为0，封锁或门的脉冲为，封锁或门的脉冲为12、增加选通脉冲、增加选通脉冲输入信号改变时，选通信号无效，封锁逻辑门输入信号改变时，选通信号无效，封锁逻辑门;输入信号稳定后，选通信号有效，允许逻辑门输出改变输入信号稳定后，选通信号有效，允许逻辑门输出改变选通与门的脉冲为选通与门的脉冲为1，选通或门的脉冲为，选通或门的脉冲为0需要考虑封锁信号、选通信号与输入信号的时序关系需要考虑封锁信号、选通信号与输入信号的时序关系。

 3、接滤波电容、接滤波电容利用电容的充放电作用消除冒险产生的窄脉冲（容量约几利用电容的充放电作用消除冒险产生的窄脉冲（容量约几百皮法），但对正常信号脉冲波形也有影响百皮法），但对正常信号脉冲波形也有影响1184、修改逻辑设计、修改逻辑设计若卡诺图中乘积项相邻若卡诺图中乘积项相邻 (圈相切圈相切) ,当相邻项取值不同的信号变化当相邻项取值不同的信号变化时时将存在竞争冒险将存在竞争冒险取值相同的信号满足逻辑值取值相同的信号满足逻辑值)可改变电路可改变电路,增加冗余项（包含相切圈的相邻最小项）代表的逻增加冗余项（包含相切圈的相邻最小项）代表的逻辑门，屏蔽互补信号的影响辑门，屏蔽互补信号的影响 例：例： F=AB+BCn当当A=“1”且且C=“1”时，时，F=B+Bn在在B信号的下降沿信号的下降沿 ，由于，由于B滞滞后于后于B，使，使F=“0”，， 产生负脉产生负脉冲冒险  增加冗余项增加冗余项AC，使：，使：F=AB+BC=AB+BC+AC当当A=“1”且且C=“1”时，时，F=B+B+1=“1”，，封锁或门封锁或门,消除冒险消除冒险119 数字逻辑与数字系统 第四章 触发器     120时序电路的特点时序电路的特点：：电路的输出不仅与当时的输入有关，而且与电路原电路的输出不仅与当时的输入有关，而且与电路原来的输出状态（输入控制历程）有关。

来的输出状态（输入控制历程）有关时序电路的结构和基本元件时序电路的结构和基本元件：：电路中有反馈路径，基本元件为能够记忆一位二值电路中有反馈路径，基本元件为能够记忆一位二值信号信号“1”“1”或或“0” “0” 的的双稳态触发器双稳态触发器双稳态触发器的基本特性双稳态触发器的基本特性：：1、具有两个互补的输出端：、具有两个互补的输出端：Q、、Q，输出信号总是，输出信号总是相反2、具有两个稳定的工作状态：、具有两个稳定的工作状态：   复位状态（复位状态（Q=“0”）和置位状态（）和置位状态（Q=“1”）121双稳态触发器的特性方程（双稳态触发器的特性方程（当控制条件满足时，触当控制条件满足时，触发器发器新新的输出与激励输入的输出与激励输入X及及原原输出的逻辑关系输出的逻辑关系））Q n+1=f（（X，，Qn））次态次态Q Qn+1n+1————触发器变化后的新状态；触发器变化后的新状态；现态现态Q Qn n —— ——触发器变化前的原状态触发器变化前的原状态当控制条件满足时，触发器的新状态可以是：当控制条件满足时，触发器的新状态可以是：置位：置位：Qn+1=“1”复位：复位：Qn+1=“0”保持：保持： Qn+1= Qn （与原来的状态相同）（与原来的状态相同）翻转：翻转： Qn+1= Qn （与原来的状态相反）（与原来的状态相反）122双稳态触发器的触发方式（触发器状态变化时间的控制条双稳态触发器的触发方式（触发器状态变化时间的控制条件）件） ：：直接触发：直接触发：没有触发控制约束，激励变化时触发没有触发控制约束，激励变化时触发器状态立即变化。

器状态立即变化电平触发：电平触发：触发控制为开关电平信号触发控制为开关电平信号E E，，E E为有效为有效电平时，触发器状态根据激励信号改变电平时，触发器状态根据激励信号改变边沿触发：边沿触发：触发控制为时钟脉冲信号触发控制为时钟脉冲信号CP（（Clock Pulse），），触发器状态只在触发器状态只在CPCP的有效沿的有效沿（（0->1上升上升沿或沿或1->0下降沿）瞬间变化下降沿）瞬间变化双稳态触发器的激励类型：双稳态触发器的激励类型：     根据激励输入信号的名称定义根据激励输入信号的名称定义：： RS、、D、、JK、、T和和T’双稳态触发器的电路结构：双稳态触发器的电路结构：                 基本、同步、主从、维持阻塞等基本、同步、主从、维持阻塞等 1234.1 RS触发器触发器RS触发器具有两个开关特性的激励输入端触发器具有两个开关特性的激励输入端R、、S：：R的有效电平使触发器复位（的有效电平使触发器复位（Reset），），Q=“0”；；S的有效电平使触发器置位（的有效电平使触发器置位（Set），），Q=“1”R和和S无效时触发器状态不变无效时触发器状态不变。

4.1.1直直接接触触发发的的基基本本RS触触发发器器—当当R或或S有有效效时时触触发发器器立立即即复复位或置位位或置位1241254.1.2  由电平由电平E控制的同步控制的同步RS触发器触发器当当E为为无效电平无效电平时，时， RS触发器的触发器的状态不能改变状态不能改变当当E为为有效电平有效电平时，允许激励输入时，允许激励输入R、、S控制触发器控制触发器状态改变状态改变1264.1.3、负边沿控制的主从、负边沿控制的主从RS触发器触发器触发信号触发信号CP为脉冲为脉冲Clock Puls127边沿控制边沿控制RS触发器的逻辑符号和功能表触发器的逻辑符号和功能表触发器的次态仅在时钟脉冲有效边沿时产生，由触发器的次态仅在时钟脉冲有效边沿时产生，由CPCP有效边沿前瞬间的有效边沿前瞬间的RSRS信号控制信号控制128RS触触发发器器的的触触发发和和激激励励比比较较1291304.2其他激励功能的触发器其他激励功能的触发器4.2.1 D触发器触发器——当触发有效时，触发器状态当触发有效时，触发器状态与与D相同，没有约束条件相同，没有约束条件当触发条件满足时当触发条件满足时:       特征方程特征方程:Qn+1=D常用集成常用集成D触发器触发器:               同步同步D触发器触发器                边沿边沿D触发器。

触发器131集成触发器的直接复位、置位功能集成触发器的直接复位、置位功能不受触发信号不受触发信号CPCP控制，立即影响控制，立即影响触发器的状态，触发器的状态，用于触发器的初用于触发器的初始状态设置始状态设置当触发器受当触发器受触发触发信号信号CPCP控制时，控制时，直接控制输入直接控制输入RdRd、、SdSd必须为必须为无效无效电电平 (例)直接复位端直接复位端Rd，直接置位端，直接置位端Sd      一般为低电平有效一般为低电平有效132D触发器的典型应用触发器的典型应用（（5.2.1）锁存器、寄存器和移位寄存器）锁存器、寄存器和移位寄存器一、一、1个个D触发器可以记忆触发器可以记忆1位二进制数，由同一个位二进制数，由同一个写使能信号共同控制的写使能信号共同控制的n个个D触发器一次可记忆触发器一次可记忆n位二进制数（一般位二进制数（一般n=4或或8），根据触发方式不同），根据触发方式不同称为锁存器或寄存器称为锁存器或寄存器二、锁存器由同步二、锁存器由同步D触发器构成，寄存器由边沿触发器构成，寄存器由边沿D触发器构成触发器构成1331、锁存器、锁存器——由多个同步由多个同步D触发器构成，适用于触发器构成，适用于数据信号滞后于写使能信号有效的场合。

数据信号滞后于写使能信号有效的场合       写使能信号写使能信号G 为电平信号，当使能为电平信号，当使能G有效时，输入端有效时，输入端的数据的数据Di被写入相应位的被写入相应位的D触发器，触发器，Qi=Di；当使能；当使能G 为为无效电平时，触发器数据被锁存，无效电平时，触发器数据被锁存，Qi保持原来的状态，保持原来的状态，与输入端的数据与输入端的数据Di无关 1342、寄存器、寄存器——由多个边沿触发器构成，适用于数由多个边沿触发器构成，适用于数据信号超前于写使能信号有效的场合据信号超前于写使能信号有效的场合      写使能信号写使能信号CP为脉冲信号，当使能为脉冲信号，当使能CP为有效边沿时，为有效边沿时，输入端的数据输入端的数据Di被写入相应位的被写入相应位的D触发器，触发器，Qi=Di；否则，；否则，D触发器输出触发器输出Qi保持原来的状态，与输入端的数据保持原来的状态，与输入端的数据Di无关135集成集成8位锁存器位锁存器74LS373和集成和集成8位寄存器位寄存器74LS374的的逻辑符号逻辑符号集成集成8位锁存器位锁存器74LS373：：写使能高电平有效，输写使能高电平有效，输出使能出使能E低电平有效。

低电平有效集成三态输出集成三态输出8位寄存器位寄存器74LS374：：写脉冲写脉冲CP上升沿有效，输上升沿有效，输出使能出使能E低电平有效低电平有效136例例4-3：单脉冲产：单脉冲产生电路D0=MD1=Q0Q0n+1=D0=MQ1n+1=D1=Q0n将脉冲宽度（高将脉冲宽度（高电平电平1的时间）的时间）大大于时钟周期的输于时钟周期的输入入M信号转换成信号转换成脉冲宽度恒定为脉冲宽度恒定为一个一个CP周期的输周期的输出信号出信号Y1374.2.2 边沿边沿JK触发器触发器有两个编码量的激励输入有两个编码量的激励输入J、、K，当触发有效时，可以控制触发器状，当触发有效时，可以控制触发器状态分别为态分别为  置位（置位（Qn+1=“1”）、复位（）、复位（Qn+1=“0”），），保持（保持（Qn+1= Qn）、翻转（）、翻转（Qn+1= Qn）特性方程特性方程:Qn+1=JQn+KQn1384.2.3   T触发器和触发器和T’（计数型）触发器（计数型）触发器1、、T触发器触发器-----特征方程：特征方程：Qn+1=TQn+TQn2、、T’触发器触发器------特征方程：特征方程：   Qn+1=Qn没有激励输入，触发有效时没有激励输入，触发有效时,状态总是翻转，类似用一位二状态总是翻转，类似用一位二进制码累计触发脉冲的个数。

进制码累计触发脉冲的个数当激励当激励J=K=1   时，时，JK触发器具有计数特性触发器具有计数特性当激励当激励D=Q  时，时，D触发器具有计数特性触发器具有计数特性 当激励当激励T=1  时，时，T触发器具有计数特性触发器具有计数特性计数型触发器的状态输出信号周期是触发脉冲周期的一倍计数型触发器的状态输出信号周期是触发脉冲周期的一倍具有二分频功能具有二分频功能139例例4-6 两个两个JK触发器连成计数型触发器连成计数型T’触发器触发器,分析电路分析电路.140141触发器的控制特性触发器的控制特性:1、直接置位、直接置位SD、复位、复位RD控制功能最优先，控制信控制功能最优先，控制信号有效时触发器立即被置位（号有效时触发器立即被置位（Q=1）或复位）或复位（（Q=0）2、当、当R D 、、 SD无效、触发控制（无效、触发控制（CP）无效时触发）无效时触发器状态不变器状态不变3、当、当R D 、、 SD无效、触发控制无效、触发控制CP有效时触发器次有效时触发器次态受激励控制：态受激励控制： Qn+1=DQn+1=JQn+KQn142 数字逻辑与数字系统 第五章 时序逻辑电路     143时序逻辑电路的基本结构时序逻辑电路的基本结构由触发器和控制激励和输出的组合逻辑电由触发器和控制激励和输出的组合逻辑电路构成。

路构成144时序逻辑电路的分类：时序逻辑电路的分类：根据触发控制方式分类根据触发控制方式分类 ：：同步时序电路同步时序电路——电路中所有触发器由同一时钟触发电路中所有触发器由同一时钟触发异步时序电路异步时序电路——电路中至少有一个触发器的触发时钟与其电路中至少有一个触发器的触发时钟与其它触发器不同它触发器不同根据输出控制方式分类：根据输出控制方式分类：米米利利（（mealy））型型时时序序电电路路——输输出出Z受受触触发发器器状状态态Q和和外外部部输入输入X控制Z=f（（X，，Q））莫莫尔尔(moore)型型时时序序电电路路——输输出出Z仅仅受受触触发发器器状状态态Q控控制制，，与外部输入与外部输入X无关Z=f（（Q））145时序逻辑电路的描述方法：时序逻辑电路的描述方法：n时钟方程：时钟方程：   CP=k（（CK，，Q））n激励方程：激励方程：      Y=h（（X，，Q））n次态方程：次态方程：  Qn+1=f（（x、、Qn））n输出方程：输出方程：      Z=g（（X，，Q））nn状态转换表和状态卡诺图：状态转换表和状态卡诺图：         输入、现态（函数变量）与次态、输出（函输入、现态（函数变量）与次态、输出（函数值）的关系。

数值）的关系n时序波形图：时序波形图：        输入与输出数字信号的时序对应关系图输入与输出数字信号的时序对应关系图146状态转换图：状态转换图：        状态转换图是以拓扑图形式描述时序电路的状态转换图是以拓扑图形式描述时序电路的转换关系转换关系1) 电路的每个状态用一个圈表示，圈中填入状态电路的每个状态用一个圈表示，圈中填入状态符符Si或状态码值，或状态码值，(2)圈外用箭头表示状态转换关系，箭头从某现态圈外用箭头表示状态转换关系，箭头从某现态指向其次态，指向其次态，(3)箭头旁标出控制该状态转换的控制条件箭头旁标出控制该状态转换的控制条件X (4)输出输出Mealy：输出与输入一起标在箭头旁用斜杠区分输出与输入一起标在箭头旁用斜杠区分Moore：输出：输出Z标在状态圈内，用斜杠区别于状态标在状态圈内，用斜杠区别于状态147148二进制计数器二进制计数器--------功能：功能：累计时钟脉冲的个数、分频、定时、产生节拍脉冲累计时钟脉冲的个数、分频、定时、产生节拍脉冲特点：特点：状态码随状态码随CP周期性循环，循环个数称为周期性循环，循环个数称为 “模模”M  分类：分类：n1、按计数器按计数体制、按计数器按计数体制n若若n个个触触发发器器构构成成的的计计数数器器具具有有模模M=2n 、、且且状状态态码码变变化化有有自自然然二二进进制制数数序序的的特特点点，，就就称称为为n位位二二进进制制计计数数器器；；若若模模M<2n 、、或或状状态态码码变变化化不不符符合合二二进进制制数数序序特特点点称称M（（模模））进制计数器，最常用的是进制计数器，最常用的是“模模”为为10的十进制计数器。

的十进制计数器 n 2、按状态码值的增减趋势分、按状态码值的增减趋势分n计计数数器器状状态态码码变变化化有有数数序序特特点点、、且且呈呈递递增增趋趋势势变变化化的的称称加加计计数数器器；；呈呈递递减减趋趋势势变变化化的的称称减减计计数数器器；；在在信信号号控控制制下下既既可递增也可递减计数的称可逆计数器可递增也可递减计数的称可逆计数器   1493、按计数脉冲引入方式分、按计数脉冲引入方式分n计数脉冲直接控制计数器电路中所有触发器的时钟触发计数脉冲直接控制计数器电路中所有触发器的时钟触发端端CP，称同步计数器；否则就称异步计数器称同步计数器；否则就称异步计数器计数器的自启动能力计数器的自启动能力: 1、若、若n个触发器构成的计数器的模个触发器构成的计数器的模M小于小于2n，则有，则有2n-M个无个无效状态存在效状态存在2、计数器在正常运行时的状态周期性循环，不可能出现无、计数器在正常运行时的状态周期性循环，不可能出现无效状态码但在电路上电（合上电源）瞬间，计数器的效状态码但在电路上电（合上电源）瞬间，计数器的状态是随机的，可能出现无效状态码状态是随机的，可能出现无效状态码3、如果计数器处于无效状态时，随着计数脉冲输入能够转、如果计数器处于无效状态时，随着计数脉冲输入能够转入有效状态循环，则表示计数器具有自启动能力，否则入有效状态循环，则表示计数器具有自启动能力，否则电路没有自启动能力，将陷于无效状态的死循环。

电路没有自启动能力，将陷于无效状态的死循环1505.3 时序逻辑电路的分析方法时序逻辑电路的分析方法:         根据电路图分析状态转换规律和输出，确定电路功能根据电路图分析状态转换规律和输出，确定电路功能分析时序逻辑电路的一般步骤分析时序逻辑电路的一般步骤1、由电路连接关系写逻辑函数式：、由电路连接关系写逻辑函数式：（（1））各各触触发发器器的的时时钟钟控控制制方方程程（（同同步步时时序序电电路路可可以以不不列列））    CP=f0（（CP，，Q））（（2）电路的输出方程）电路的输出方程     Z=f1（（X、、Q））（（3）各触发器的输入驱动（激励）方程）各触发器的输入驱动（激励）方程Y（（J、、K、、D、、T、、R、、S）） =f2（（X、、Q））2、、将将驱驱动动方方程程代代入入相相应应触触发发器器的的特特性性方方程程，，得得电电路路的的状状态方程态方程:Qin+1=f3（（X、、Qn））3、、根根据据状状态态方方程程和和输输出出方方程程列列电电路路的的状状态态表表，，画画出出状状态态转换图转换图或或时序波形图时序波形图4、分析电路功能及自启动能力分析电路功能及自启动能力。

151例例:分析电路对信号分析电路对信号X的检测序列的检测序列序列信号是周期循环的串行信号列，循环周期中序列信号是周期循环的串行信号列，循环周期中的信号位数称序列长度如的信号位数称序列长度如“010110001011000101100000……”为长度为为长度为7的序的序列信号152异步时序电路分析异步时序电路分析 至少有一个触发器的时钟不是由计数脉冲控制，而是由其他触至少有一个触发器的时钟不是由计数脉冲控制，而是由其他触发器的输出控制所以，不是所有的计数脉冲都能使该触发器发生发器的输出控制所以，不是所有的计数脉冲都能使该触发器发生变化，仅当其触发条件满足时才能受其激励控制，否则状态保持不变化，仅当其触发条件满足时才能受其激励控制，否则状态保持不变      因此，时钟不受计数脉冲控制的触发器必须列其时钟控制的逻辑方因此，时钟不受计数脉冲控制的触发器必须列其时钟控制的逻辑方程，将次态方程转换为与电路输入脉冲同步的状态方程程，将次态方程转换为与电路输入脉冲同步的状态方程   1531545.4同步时序电路的设计同步时序电路的设计5.4.1  设计步骤设计步骤1、根据功能要求确定所需输入变量、输出变量以及状态的个数，、根据功能要求确定所需输入变量、输出变量以及状态的个数，画出原始状态图或原始状态表。

画出原始状态图或原始状态表2、化简状态（合并等价状态）列出最简状态转换表（或图）、化简状态（合并等价状态）列出最简状态转换表（或图）3、、 确定触发器个数、类型及状态编码值确定触发器个数、类型及状态编码值——赋于每个状态一组赋于每个状态一组二进制码代入状态表得各触发器的状态转移表二进制码代入状态表得各触发器的状态转移表4、根据状态转移表或次态卡诺图列各触发器的次态方程和输出、根据状态转移表或次态卡诺图列各触发器的次态方程和输出方程5、将次态方程与触发器的特性方程比较，得各触发器的激励驱、将次态方程与触发器的特性方程比较，得各触发器的激励驱动方程6、根据各触发器的激励方程和输出方程画逻辑电路图根据各触发器的激励方程和输出方程画逻辑电路图7、若有无效状态存在，分析自启动能力不能自启动的修改电、若有无效状态存在，分析自启动能力不能自启动的修改电路155原始状态表化简原始状态表化简n状态状态——记忆事件记忆事件n等价状态等价状态——两个不同的状态在输入相同时两个不同的状态在输入相同时输出输出相同、相同、次态满足下列条件之一：次态满足下列条件之一：n（（1）相同n（（2）互为对方次态互为对方次态。

n比如比如A的次态是的次态是B，，B的次态是的次态是A，则状态，则状态A、、B等价n（（3）分别是互相等价的状态分别是互相等价的状态n比如比如A的次态是的次态是C，，B的次态是的次态是E，若状态，若状态C、、E等价，则等价，则A、、B等价n相互等价的状态记忆的是同一个事件，可以合并为一个相互等价的状态记忆的是同一个事件，可以合并为一个状态使电路简化使电路简化156例例7试用负边沿试用负边沿JK触发器设计触发器设计“110”序列脉冲检测器序列脉冲检测器电路有一个串行信号输入端电路有一个串行信号输入端X和一个检测状态输和一个检测状态输出端出端Z电路原理如图所示，当电路原理如图所示，当X连续输入的三连续输入的三个信号是个信号是“110”时，输出时，输出Z为为“1”解解：：因因为为要要求求检检测测的的序序列列是是三三个个连连续续信信号号所所以以，，有有两两种种方方法法可以实现检测要求可以实现检测要求1））存存储储电电路路只只“记记忆忆” X的的前前两两个个连连续续信信号号的的状状态态（（共共有有4种种可可能能的的序序列列）），，再再根根据据最最新新输输入入的的X对对3个个连连续续信信号号作作出出判判断产生输出断产生输出Z，为米利型电路。

为米利型电路     当信号满足序列时输出当信号满足序列时输出Z立即为立即为1,不受不受CP控制2））存存储储电电路路“记记忆忆”X的的三三个个连连续续信信号号（（共共8种种可可能能的的序序列列）），，输输出出Z不不受受输输入入X的的控控制制，，仅仅由由电电路路状状态态决决定定，，电电路路为为莫莫尔尔型  当信号满足序列且当信号满足序列且CP有效后输出有效后输出Z才为才为1，与，与CP同步157米米利利型型电电路路实实现现158例例:试用试用负负边沿边沿JK触发器设计一个触发器设计一个“1101”序列检测器当序列检测器当X连连续输入的四个信号是续输入的四个信号是“1101”时，输出时，输出Z为为“1”设检测序列可以重叠，即前一序列的末位设检测序列可以重叠，即前一序列的末位“1”可以作为下一可以作为下一序列的首位信号序列的首位信号“1”159160161162第六章　数字系统第六章　数字系统数字系统数字系统——含有控制部件并能按含有控制部件并能按控制信息有序操作的逻辑系统．控制信息有序操作的逻辑系统．1636.1数字系统的基本概念数字系统的基本概念6.1.1 数字系统的基本模型数字系统的基本模型一、基本功能一、基本功能——能够传输、存储、处理信息。

能够传输、存储、处理信息信息传输：信息传输：1、并行传输、并行传输——一组一组n位的信息在位的信息在n条信号线上同时传递条信号线上同时传递2、串行传输、串行传输——一组一组n位的信息在一条信号线上依位序定时位的信息在一条信号线上依位序定时逐位传递逐位传递信息存储：信息存储：采用动态存储器或静态存储器保存处理过程需要的信息采用动态存储器或静态存储器保存处理过程需要的信息信息处理：信息处理：按控制要求对信息进行算术运算或逻辑运算按控制要求对信息进行算术运算或逻辑运算164二、基本结构二、基本结构——输入、输出部件；控制、处理、输入、输出部件；控制、处理、存储部件存储部件在数字系统中，执行在数字系统中，执行部件（存储、处部件（存储、处理、输入、输出理、输入、输出部件）在控制部部件）在控制部件发出的信息控件发出的信息控制下顺序、循环制下顺序、循环操作一个执行周期一个执行周期T有若干个状态有若干个状态（比如三个）（比如三个）：：取数取数A        处理处理B               存数存数C 1656.1.26.1.2数字系统与逻辑功能部件的区别数字系统与逻辑功能部件的区别一、功能不同一、功能不同数字系统数字系统含有控制器，能按控制信息管理逻辑含有控制器，能按控制信息管理逻辑功能部件功能部件（子（子系统）有序操作。

系统）有序操作逻辑功能部件逻辑功能部件能够完成某一具体的逻辑任务能够完成某一具体的逻辑任务二、设计方法不同二、设计方法不同逻辑功能部件的设计方法是逻辑功能部件的设计方法是：按任务要求列真值表或状态表，：按任务要求列真值表或状态表，化简后得各输出函数逻辑表达式，完成电路设计化简后得各输出函数逻辑表达式，完成电路设计数字系统的设计方法是：数字系统的设计方法是：按控制任务要求划分子系统，再分按控制任务要求划分子系统，再分别设计各子系统和控制器的具体逻辑结构（由上而下）；别设计各子系统和控制器的具体逻辑结构（由上而下）；最后整合所有部件检查设计是否满足要求（由下而上）最后整合所有部件检查设计是否满足要求（由下而上）1666.26.2基本子系统基本子系统构成最小数字系统的基本子系统（必需的功能部件）：构成最小数字系统的基本子系统（必需的功能部件）：控制器、寄存器、存储器、运算处理单元、数据总线控制器、寄存器、存储器、运算处理单元、数据总线6.2.1算术逻辑运算单元算术逻辑运算单元ALU(Arithmetic Logical Unit)功能功能:由控制信息控制对输入的二进制数据信息进行算术运算由控制信息控制对输入的二进制数据信息进行算术运算或逻辑处理操作。

或逻辑处理操作nn位控制信息码，可以实现位控制信息码，可以实现2n种运算功能种运算功能n如如74LS381的控制码有的控制码有3位：位：M2、、M1、、M0，可以对输入，可以对输入的两组的两组4位二进制码位二进制码A、、B实现实现8种操作：种操作：nM2M1M0：： 000 、、 001  、、 010、、  011、、    100、、      101、、  110、、    111n输出输出   F=：： 清零、清零、 B减减A、、A减减B、、A加加B、、A异或异或B、、A或或B、、A与与B、预置、预置A167例：在一位二进制命令例：在一位二进制命令ASC的控制下，的控制下，4位位加法器加法器74283采用二进制补码对采用二进制补码对输入的两组输入的两组4位二进制数位二进制数A、、B进行进行加或减加或减的运算操作，由逻辑判断电路输的运算操作，由逻辑判断电路输出出4个运算结果状态标志并用触发器保存：个运算结果状态标志并用触发器保存：Over——溢出标志，溢出标志，ALU输出数值大于输出数值大于4位二进制码时为位二进制码时为1；；Sign——符号标志，符号标志，ALU输出为负数时为输出为负数时为1；；Zero——全零标志，全零标志，ALU输出全输出全0时为时为1；；Odd——奇偶标志，奇偶标志，ALU输出码中输出码中1的个数是奇（偶）数时为的个数是奇（偶）数时为1。

A直接输入到加法器，直接输入到加法器，B由控由控 制制信号信号ASC通过异或门输入加法通过异或门输入加法器当当ASC=0时，异或门输出时，异或门输出B的原的原码，加法器实现码，加法器实现A加加B；；当当ASC=1时，异或门输出时，异或门输出B的反的反码，加法器以加补码方式实现码，加法器以加补码方式实现A减减BA+B+1=A-B1686.2.2寄存器堆寄存器堆功能功能:存储处理信息存储处理信息通用寄存器：通用寄存器：一般用来暂存参与一般用来暂存参与ALU运算的数据或运算结果运算的数据或运算结果以及作为程序堆栈（保存子程序返回地址等）、间址寄存以及作为程序堆栈（保存子程序返回地址等）、间址寄存器（存放存储器或寄存器的访问地址）等数据传输的速器（存放存储器或寄存器的访问地址）等数据传输的速度较存储器快，度较存储器快，寄存器堆（组）寄存器堆（组）由若干寄存器（由若干寄存器（2n，如，如64、、128、、256等）组等）组成，写数据时由地址码控制数据分配器将输入数据分配到成，写数据时由地址码控制数据分配器将输入数据分配到指定的寄存器；读数据时由地址码控制数据选择器从指定指定的寄存器；读数据时由地址码控制数据选择器从指定寄存器中读出数据输出。

寄存器中读出数据输出双端口寄存器堆双端口寄存器堆有两个数据输出端口，可以由两组地址码选有两个数据输出端口，可以由两组地址码选择两个寄存器的数据同时输出择两个寄存器的数据同时输出特殊功能寄存器：特殊功能寄存器：存放存放ALU的状态标志、功能部件（串口管的状态标志、功能部件（串口管理、中断管理、堆栈管理等）的控制命令或状态等理、中断管理、堆栈管理等）的控制命令或状态等1696.36.3数据通路数据通路6.3.1总线总线——多源信号的共同传输通路多源信号的共同传输通路1、总线功能、总线功能——允许多个信息源分时传送给多个目标允许多个信息源分时传送给多个目标 单向总线：单向总线：信息的传输方向是固定从源流向负载信息的传输方向是固定从源流向负载双向总线：双向总线：总线上的信息传输方向可以改变，即总线各端的总线上的信息传输方向可以改变，即总线各端的部件既可以是信息源又可以是传输目标部件既可以是信息源又可以是传输目标2、总线逻辑结构、总线逻辑结构——信息源部件的信息源部件的输出输出可以通过可以通过数据选择器数据选择器或或三态门三态门挂在总线上，挂在总线上，任意瞬时选择信号或使能信号只能允许（有效）一个信号源任意瞬时选择信号或使能信号只能允许（有效）一个信号源使用总线传输数据。

使用总线传输数据双向双向总线的上各部件的总线的上各部件的输出输出必需必需通过通过三态门三态门挂上总线挂上总线目标部件的输入可以由输出分配器或使能信号控制，有选择目标部件的输入可以由输出分配器或使能信号控制，有选择地接收总线上传输的数据地接收总线上传输的数据1701）多路选择器、分配器构成的单向总线）多路选择器、分配器构成的单向总线171具体应用具体应用:用多路选择器构成的数据总线结构用多路选择器构成的数据总线结构(图图6.7) 1722)2)三态门构成的单向总线三态门构成的单向总线1733)一位一位4终端双向总线电路结构终端双向总线电路结构——4个锁存器的数个锁存器的数据可以通过双向总线任意传输（据可以通过双向总线任意传输（传输使能传输使能Ei，接收使能，接收使能Gi）1746.3.2数据通路数据通路 数据通路数据通路——子系统通过总线联结形成的数据传输通路子系统通过总线联结形成的数据传输通路若总线较少，各子系统（信号源、目标部件）必须分别通过若总线较少，各子系统（信号源、目标部件）必须分别通过相同的路径传输，数据传输速度下降相同的路径传输，数据传输速度下降若总线增加，多个数据可以通过不同的路径同时传输，速度若总线增加，多个数据可以通过不同的路径同时传输，速度加快，但总线间的数据交互控制复杂。

加快，但总线间的数据交互控制复杂175通用寄存器改成双输出，增加一条通用寄存器到锁存器通用寄存器改成双输出，增加一条通用寄存器到锁存器A的的单向数据总线（例单向数据总线（例1）数字系统中有一个）数字系统中有一个ALU，一个存储，一个存储器、一个器、一个16字的寄存器堆，两个锁存器字的寄存器堆，两个锁存器A、、B和一个控制器和一个控制器176系统中有一条公共数据双向总线，该总线上挂有：系统中有一条公共数据双向总线，该总线上挂有：1、、ALU的输出，三态门控制信号的输出，三态门控制信号ALU->BUS；；2、存储器的双向数据端口（三态），读出控制、存储器的双向数据端口（三态），读出控制MRD，写入，写入控制控制MWR；；3、存储器的地址锁存器输入端口，锁存控制、存储器的地址锁存器输入端口，锁存控制LDAR；；4、控制器的指令锁存器，锁存控制、控制器的指令锁存器，锁存控制LDIR；；5、锁存器、锁存器B的输入端口，接收控制的输入端口，接收控制EB ；；6、双端口寄存器堆、双端口寄存器堆B端口输出（端口输出（Rj），读出控制），读出控制RDB和三态和三态门控制门控制   RB->BUS，寄存器数据写入控制，寄存器数据写入控制WRB。

寄存器堆的寄存器堆的16个字的信息通过个字的信息通过A 端口（端口（Ri）的单向总线传输）的单向总线传输给锁存器给锁存器A，输出控制，输出控制RDA，锁存器，锁存器A 的接收控制的接收控制EA锁存器A、B的输出直接连到ALU的两组输入，不需控制信号177数据传输及控制过程数据传输及控制过程1、两个寄存器、两个寄存器Ri、、Rj的内容相加后送的内容相加后送Rj，控制器的，控制器的命令顺序如下：命令顺序如下：（（1））A地址选择地址选择Ri，，RDA有效从寄存器堆有效从寄存器堆A口读出数据送单口读出数据送单向总线；同时向总线；同时B地址选择地址选择Rj，， RDB有效从寄存器堆有效从寄存器堆B口读口读出数据、并且出数据、并且RB->BUS有效，有效，Rj数据送双向总线数据送双向总线2））EA有效，锁存器有效，锁存器A接收单向总线上的接收单向总线上的Ri数据，同时数据，同时EB有效，锁存器有效，锁存器B接收双向总线上的接收双向总线上的Rj数据，发出运算处理数据，发出运算处理命令命令S3~S0、、M使使ALU做做Ri+Rj操作3））ALU->BUS有效，有效，ALU运算的和结果运算的和结果Sij送上双向总线。

送上双向总线4））B地址再选择地址再选择Rj，，WRB有效，双向总线上的数据有效，双向总线上的数据Sij被被写入写入Rj1782、寄存器、寄存器Ri的内容存入寄存器的内容存入寄存器Rj内容选择（间址）内容选择（间址）的存储器的存储器RAM单元中，控制器的命令顺序如下：单元中，控制器的命令顺序如下：（（1））A地址选择地址选择Ri，，RDA有效从寄存器堆有效从寄存器堆A口读出口读出数据数据送单送单向总线；同时向总线；同时B地址选择地址选择Rj，， RDB有效从寄存器堆有效从寄存器堆B口读出口读出Rj选择的存储器选择的存储器地址码地址码2）） EA有效，锁存器有效，锁存器A接收单向总线上的接收单向总线上的Ri数据；同时数据；同时RB->BUS有效，有效，Rj的地址码送双向总线的地址码送双向总线3）给出运算处理命令）给出运算处理命令S3~S0、、M使使ALU预置预置Ri的数据；同的数据；同时地址锁存器控制时地址锁存器控制LDAR有效，锁存有效，锁存Rj输出的地址码输出的地址码3））ALU->BUS有效，有效，ALU将将Ri数据送上双向总线，同时数据送上双向总线，同时存储器的写控制存储器的写控制MWR有效，总线数据有效，总线数据Ri被写入地址码（被写入地址码（Rj内容）选择的存储器内容）选择的存储器RAM单元中。

单元中1793、寄存器、寄存器Ri内容选择（间址）的存储器内容选择（间址）的存储器RAM单元的单元的内容存入寄存器内容存入寄存器Rj中，控制器的命令顺序如下：中，控制器的命令顺序如下：（（1））A地址选择地址选择Ri，， RDA有效从寄存器堆有效从寄存器堆A口读出口读出Ri选择的选择的存储器存储器地址码地址码送单向总线送单向总线2））EA有效，锁存器有效，锁存器A接收单向总线上的接收单向总线上的地址码地址码3）给出运算处理命令）给出运算处理命令S3~S0使使ALU预置预置Ri的的地址码地址码数据数据（（4））ALU->BUS有效，有效，Ri的的地址码地址码送双向总线送双向总线（（5）） 地址锁存器使能控制地址锁存器使能控制LDAR有效，有效，锁存地址码锁存地址码6）存储器的读控制）存储器的读控制MRD有效，读出地址码（有效，读出地址码（Ri内容）选择内容）选择的存储器的存储器RAM单元数据并输出到双向总线单元数据并输出到双向总线 同时同时B地址选择地址选择Rj，，WRB有效将总线上的数据存入有效将总线上的数据存入Rj1804、寄存器、寄存器Ri内容和存储器内容和存储器RAM某单元的内容相加后存入寄某单元的内容相加后存入寄存器存器Rj中，控制器的命令顺序如下：中，控制器的命令顺序如下：（（1）存储器地址锁存器使能控制）存储器地址锁存器使能控制LDAR有效，有效，锁存锁存选择的存储器选择的存储器RAM单元单元地址码地址码。

2）存储器的读控制）存储器的读控制MRD有效，有效，读读出地址码选择的存储器出地址码选择的存储器RAM单元数单元数据并输出到双向总线；同时据并输出到双向总线；同时A地址选择地址选择Ri，， RDA有效从寄存器堆有效从寄存器堆A口读口读出出Ri的内容送单向总线的内容送单向总线3））EB有效，锁存器有效，锁存器B接收双向总线上的接收双向总线上的RAM数据；同时数据；同时EA有效，有效，锁存器锁存器A接收单向总线上的数据接收单向总线上的数据Ri4）给出运算处理命令）给出运算处理命令S3~S0、、M使使ALU做做A+B操作，输出运算和结操作，输出运算和结果果S5））ALU->BUS有效，有效，ALU运算的和结果运算的和结果S送上双向总线送上双向总线6））B地址选择地址选择Rj，，WRB有效，双向总线上的数据有效，双向总线上的数据S被写入被写入Rj1816.4由顶向下的设计方法由顶向下的设计方法由顶向下的设计方法：分析系统设计要求，划分任务模块，由顶向下的设计方法：分析系统设计要求，划分任务模块，设计实现各项任务的子系统电路设计实现各项任务的子系统电路6.4.1数字系统的设计任务数字系统的设计任务1、根据设计要求划分子系统，确定各子系统需要完成的任、根据设计要求划分子系统，确定各子系统需要完成的任务以及数据传输方式，确定各子系统及数据传输需要的务以及数据传输方式，确定各子系统及数据传输需要的控制命令及控制时序。

控制命令及控制时序2、根据各任务设计子系统的逻辑结构根据各任务设计子系统的逻辑结构3、根据数据传输方式设计数据传输通路根据数据传输方式设计数据传输通路4、根据控制要求和控制时序设计控制器根据控制要求和控制时序设计控制器182例例2、设计一个简单的、设计一个简单的8位二进制无符号数的并行位二进制无符号数的并行加法累加运算器加法累加运算器累加运算累加运算——加法运算的和再与新输入的加数相加加法运算的和再与新输入的加数相加方法一：方法一：1、采用、采用8位加法器实现加法运算；位加法器实现加法运算；2、两个加数分别输入，运算结果另外输出；、两个加数分别输入，运算结果另外输出；3、采用两个、采用两个8位寄存器分别存放加法器的两个输入，一个位寄存器分别存放加法器的两个输入，一个8位寄存器存放加运算的和，一个位寄存器存放加运算的和，一个1位寄存器存放进位输出位寄存器存放进位输出分析：由于系统要求是实现累加运算，所以加运算的和输出必分析：由于系统要求是实现累加运算，所以加运算的和输出必须再存人输入寄存器以便与新输入的数据再次相加须再存人输入寄存器以便与新输入的数据再次相加 4、控制器需要发出、控制器需要发出7个命令：个命令：（（1）进位寄存器）进位寄存器C清零清零（（2））取取A数数和和取取B数数存入存入A、、B寄存器寄存器（（3））加加运算命令（运算命令（4）把）把运算和存运算和存入入D寄存器并把进位输出寄存器并把进位输出状状态存态存入入C寄存器（寄存器（5））B寄存器的输入通路寄存器的输入通路开关切换开关切换到到D寄寄存器输出准备取累加和。

存器输出准备取累加和183实现方法二实现方法二:   由于除第一次运算由于除第一次运算外外B寄存器都是由寄寄存器都是由寄存器存器D输入累加和，输入累加和，所以可以考虑将所以可以考虑将B、、D寄存器合并，累加寄存器合并，累加和输出到加法器输入和输出到加法器输入的数据通路采用通路的数据通路采用通路开关控制，由加命令开关控制，由加命令控制   第一次第一次B寄存器的寄存器的加数由加数由A寄存器通过寄存器通过加法器输入加法器输入 第一次运算的控制顺序：第一次运算的控制顺序：1、寄存器、寄存器C清零，同时取加数清零，同时取加数B存入存入A寄存器2、加数、加数B通过加法器通过加法器存入存入B寄存器3、取加数、取加数A存入存入A寄存器输入加法器，同时切换通路开寄存器输入加法器，同时切换通路开关将关将B数也输入到加法器数也输入到加法器4、进位状态存、进位状态存C寄存器、累加和存寄存器、累加和存B寄存器寄存器控制命令有控制命令有5条CLR 、、LDA、、LDB、、LDC、、ADD184例例10:二进制数比较系统二进制数比较系统要求：连续对多个二进制数比较，并根据比较结果把大数存要求：连续对多个二进制数比较，并根据比较结果把大数存入寄存器入寄存器A 保留，与下一个输入的数再次比较。

保留，与下一个输入的数再次比较分析：分析：电路需要一个数字比较器，电路需要一个数字比较器，两个寄存器其中寄存器两个寄存器其中寄存器A存放存放比较对象中大的数，寄存器比较对象中大的数，寄存器B中中存放新输入的数存放新输入的数X控制器根据控制器根据比较结果状态标志比较结果状态标志 A>B决定是否决定是否将将B存入存入A寄存器寄存器,以保留大数以保留大数数据通路数据通路:寄存器寄存器B的输出通过三态门切换的输出通过三态门切换到寄存器到寄存器A的输入3个控制命令：个控制命令：比较命令比较命令CAP A、、B寄存器存数命令寄存器存数命令LDA、、LDB1856.4.2算法状态机和算法流程图算法状态机和算法流程图控制算法控制算法——数字系数字系统统的控制功能描述，反映了控制命令的控制功能描述，反映了控制命令要要求求及其及其顺顺序序，是设计控制器的依据，是设计控制器的依据算法状态机（算法状态机（ASM）（）（ Arithmetic State Machine））——控制器的逻辑功能描述，控制状态周期性循环控制器的逻辑功能描述，控制状态周期性循环算法流程（算法流程（ASM流程）流程）——反映状态转换关系的框图结构反映状态转换关系的框图结构（与状态图对应），与软件流程相似。

与状态图对应），与软件流程相似186算法流程的基本图形187ASM状态单元（与状态图中的一个状态对应）：状态单元（与状态图中的一个状态对应）：       状态单元的入口只有一个，总是指向状态框，状态单元的入口只有一个，总是指向状态框，出口根据控制条件确定，出口根据控制条件确定，n个控制条件有个控制条件有2n个出口，个出口，也指向状态框也指向状态框188例：并行累加系统（例例：并行累加系统（例2）的）的ASM流程流程n解：由系统模块划分图可知，要求控制器的指令顺序为：解：由系统模块划分图可知，要求控制器的指令顺序为：n1、、CLR、、LDA （状态（状态A））n寄存器寄存器C清零、取加数清零、取加数B存入存入A寄存器寄存器n2、、LDB （状态（状态B））nB加数存入加数存入B寄存器寄存器 ；；  n3、、LDA、、ADD（状态（状态C））n取加数取加数A、通路开关切换，、通路开关切换，n加数加数B输入加法器，输入加法器，A、、B累加；累加；n4、、LDB、、LDC（状态（状态D））n累加和存入累加和存入B寄存器，寄存器，n进位状态存入进位状态存入C寄存器 n转回状态转回状态C，继续与新输入的，继续与新输入的A数累加数累加。

n采用莫尔型电路实现，采用莫尔型电路实现，n各指令由状态直接产生各指令由状态直接产生189例：数字比较系统（例例：数字比较系统（例10）的）的ASM流程流程n解：由系统模块划分图可知，要求控制器的指令顺序为：解：由系统模块划分图可知，要求控制器的指令顺序为：n1、、LDB（状态（状态A））n取数取数A存入寄存器存入寄存器Bn2、、LDA （状态（状态B））n寄存器寄存器B中的数存入寄存器中的数存入寄存器 A  n3、、LDB（状态（状态C））n取数取数B存入寄存器存入寄存器B n 4、、CAP（状态（状态D））n通路开关切换，数通路开关切换，数A、、B比较：比较：n若若A>B，转回状态，转回状态A，，n将寄存器将寄存器B的数存入的数存入An否则返回状态否则返回状态C，取新输入的数继续比较取新输入的数继续比较n采用莫尔型电路实现，各指令由状态直接产生采用莫尔型电路实现，各指令由状态直接产生1906.5小型控制器的设计小型控制器的设计6.5.1控制器的基本概念控制器的基本概念1、控制器的功能：、控制器的功能：根据输入信号按预定算法流程转换状态，根据输入信号按预定算法流程转换状态，发出指令控制各执行部件有序工作。

发出指令控制各执行部件有序工作2、小型控制器的结构：、小型控制器的结构：由时序逻辑电路中的计数器构成，状态周期性循环由时序逻辑电路中的计数器构成，状态周期性循环 （（1）输出信号的产生）输出信号的产生 莫尔型输出直接根据对应的状态码译码产生；莫尔型输出直接根据对应的状态码译码产生；  米利型输出由输入信号和状态码共同产生米利型输出由输入信号和状态码共同产生2）状态编码形式）状态编码形式可以是计数码、移存码或一对一编码可以是计数码、移存码或一对一编码3、、 小型控制器的设计方法：小型控制器的设计方法：与时序逻辑电路的设计步骤相同，主要求解计数器的次态与时序逻辑电路的设计步骤相同，主要求解计数器的次态控制逻辑（组合电路部分），电路实现可以是逻辑门电控制逻辑（组合电路部分），电路实现可以是逻辑门电路或数据选择器路或数据选择器1916.5.2计数器型控制器计数器型控制器n状态码采用二进制编码形式，状态数状态码采用二进制编码形式，状态数m与触发器与触发器个数个数n满足：满足：    2n-1

由激励方程和输出方程画电路图n硬件电路与算法流程对应关系不明确，改动步骤烦琐硬件电路与算法流程对应关系不明确，改动步骤烦琐192例７：设计并行累加系统的计数器型控制器例７：设计并行累加系统的计数器型控制器要求：要求：每个状态周期每个状态周期T分为分为T1、、T2两拍，两拍，状态转换发生在状态转换发生在T1时刻，电位控时刻，电位控制信号制信号CLR和和ADD与状态同步变与状态同步变化，寄存器Ａ、Ｂ的存数脉冲信化，寄存器Ａ、Ｂ的存数脉冲信号号LDA、、LDB在在T2时刻有效时刻有效取消指令取消指令LDC，由，由ADD控制控制T2时钟时钟代替ADD产生加操作，然后产生加操作，然后T2将进位存入寄存器将进位存入寄存器C）1931946.5.2多路选择器型控制器多路选择器型控制器n触发器的激励函数由数据选择器产生一个数据触发器的激励函数由数据选择器产生一个数据选择器的输出控制触发器的一个激励，所有触发选择器的输出控制触发器的一个激励，所有触发器的输出（状态码）共同控制数据选择器的选择器的输出（状态码）共同控制数据选择器的选择信号n设计方法：设计方法：n（（1）根据算法流程图或状态图列状态转换表。

根据算法流程图或状态图列状态转换表n（（2）根据状态转换表列各触发器次态方程和输出方程，）根据状态转换表列各触发器次态方程和输出方程，根据所选触发器类型列各激励方程的最小项表达式根据所选触发器类型列各激励方程的最小项表达式     （（3）根据激励方程确定各数据选择器的控制逻辑：选择器）根据激励方程确定各数据选择器的控制逻辑：选择器的控制输入是状态码（的控制输入是状态码（n个触发器采用个触发器采用2n选一的选择器），选一的选择器），选择器的数据输入是系统的输入信号选择器的数据输入是系统的输入信号X或逻辑常量或逻辑常量      （（4）画电路图画电路图1956.6微程序控制器的设计微程序控制器的设计6.6.1微程序控制的基本原理微程序控制的基本原理将将控制命令控制命令组编成代码（组编成代码（微指令微指令）存在）存在ROM中，按控制顺序要中，按控制顺序要求逐条读出代码形成求逐条读出代码形成微命令微命令控制执行部件工作（控制执行部件工作（微操作微操作）1、每条指令的执行周期为系统的一个、每条指令的执行周期为系统的一个基本周期基本周期（机器周期），（机器周期），对应于小型控制器的一个对应于小型控制器的一个状态状态。

2、微指令代码的典型结构由三个部分组成：、微指令代码的典型结构由三个部分组成：              操作命令字段、测试命令字段操作命令字段、测试命令字段和和微地址段微地址段每个控制信号占据命令字段的一位每个控制信号占据命令字段的一位操作命令操作命令——控制执行部件工作，如取数、存数、比较等控制执行部件工作，如取数、存数、比较等测试命令测试命令——根据状态标志修改根据状态标志修改微地址微地址，形成下条执行的指令，形成下条执行的指令地址，实现数字系统的顺序控制地址，实现数字系统的顺序控制指令地址段的位数（地址码位数）决定了指令存储器的字数指令地址段的位数（地址码位数）决定了指令存储器的字数微指令的代码位数决定了存储器的字数微指令的代码位数决定了存储器的字数196例例13：数字比较系统的微控制器结构：数字比较系统的微控制器结构解：解：由由ASM流程可知，流程可知，3个控制信号分个控制信号分4个状态输出个状态输出.1、控制存储器有、控制存储器有4个单元，两位地址码个单元，两位地址码A1、、A02、三个控制信号、一个测试命令和两位微地址、三个控制信号、一个测试命令和两位微地址编成编成6位指令码位指令码D5~D0按执行顺序存在按执行顺序存在4个单元中个单元中3、两个、两个D触发器保存微地址，可由测试命令和比较状态标志触发器保存微地址，可由测试命令和比较状态标志A>B修改修改下条指令地址。

下条指令地址4、每个执行周期由、每个执行周期由4个时钟周期构成：个时钟周期构成：    T1存入微地址，准备下条指令地址；存入微地址，准备下条指令地址；    T2控制脉冲指令，执行寄存器存数操作；控制脉冲指令，执行寄存器存数操作；    T3根据测试结果修改微地址实现指令跳转；根据测试结果修改微地址实现指令跳转；      T4读控制存储器取指令，执行电位控制读控制存储器取指令，执行电位控制1976.6.2微程序控制器的一般结构微程序控制器的一般结构1、控制存储器、控制存储器——存放微指令代码存放微指令代码2、微命令寄存器、微命令寄存器——暂存控制信号码（操作命令字段），由多暂存控制信号码（操作命令字段），由多位寄存器组成位寄存器组成3、微地址寄存器、微地址寄存器——暂存下条地址码，由具有置位、复位控制暂存下条地址码，由具有置位、复位控制的的D 触发器构成触发器构成4、指令地址转移逻辑、指令地址转移逻辑——根据状态标志和测试命令码共同控制根据状态标志和测试命令码共同控制修改微地址寄存器内容，实现指令挑转由组合逻辑电路控修改微地址寄存器内容，实现指令挑转由组合逻辑电路控制微地址寄存器各位的复位、置位，实现地址修改。

制微地址寄存器各位的复位、置位，实现地址修改每条指令的执行周期称机器周期，由若干个时钟周期组成，每条指令的执行周期称机器周期，由若干个时钟周期组成，可以分为取指令、执行指令、测试状态、修改下条指令地址等可以分为取指令、执行指令、测试状态、修改下条指令地址等状态1986.6.3微程序控制器的设计微程序控制器的设计任务任务:1、系统分析、系统分析——根据系统模块划分建立控制算法根据系统模块划分建立控制算法2、软件编制、软件编制——根据控制算法确定控制器需要输入的控制信根据控制算法确定控制器需要输入的控制信号、测试信号和需要输出的操作信号数并根据各信号的号、测试信号和需要输出的操作信号数并根据各信号的时序关系确定系统的控制周期数（状态数）时序关系确定系统的控制周期数（状态数）将系统各种具体操作所需的所有控制信号和测试信号组编成将系统各种具体操作所需的所有控制信号和测试信号组编成命令码，与各次操作的下条指令地址构成二进制代码形式命令码，与各次操作的下条指令地址构成二进制代码形式的微程序的微程序3、硬件设计、硬件设计——根据微指令代码的位数确定根据微指令代码的位数确定控制存储器控制存储器、、微微命令寄存器命令寄存器、、微地址寄存器微地址寄存器的位数；根据系统总控制周期的位数；根据系统总控制周期数确定控制存储器的字数。

根据各任务的执行顺序设计数确定控制存储器的字数根据各任务的执行顺序设计指指令地址转移逻辑令地址转移逻辑根据指令执行中的部件操作时序确定控根据指令执行中的部件操作时序确定控制周期中的时钟拍数制周期中的时钟拍数199例例12：数据通路：数据通路 10个执行部件：个执行部件：    ALU（（74181）、）、RAM、寄存器堆、、寄存器堆、2个锁存器个锁存器A、、B2个寄存器个寄存器C、、MAR、、2个三态门个三态门AS、、BS、、1个任务计数器个任务计数器IR26个控制信号个控制信号BUSA , S3 S2 , S2 , S0 M , +1 , EA EB , BUSB , RDA A3 , A2 , A1 A0 , RDB , B3 B2 , B1 , B0 WRB , MRD , MWR LDAR , LDIR , LDC200例例14：：设计数据通路的微控设计数据通路的微控制器1、系统在计数器、系统在计数器IR的控的控制下循环顺序执行制下循环顺序执行4个任个任务2、初始状态随机，每个、初始状态随机，每个任务完成后输出任务完成后输出LDIR指指令使计数器加令使计数器加13、读写、读写RAM的地址都的地址都由由B寄存器给出。

寄存器给出控制流程如右图：控制流程如右图：完成四个任务所需的指完成四个任务所需的指令分别是令分别是3、、3、、4、、3条，条，其中有其中有1条公共指令条公共指令“任任务指针递增后返回务指针递增后返回”所以共需要所以共需要11个存储单个存储单元存放元存放11条指令（其中条指令（其中一条任务判断指令）一条任务判断指令）控制存储器的字数取控制存储器的字数取16，地址码，地址码4位；数据位为位；数据位为32位：位：其中其中26位控制码、位控制码、2位测试码、位测试码、4位微地址码位微地址码201数据通路控制数据通路控制存储存储器的器的ROMROM内容表内容表存存储地址地址                                                                     存存             储           数数          据据操操   作作   命命   令令测试 微微 地地 址址A3A2A1A0D31,D30 , D29~D27,D26~D24,D23~D21 , D20~D18,D17~D15, D14~D12 , D11~D9,D8~D6D5D4D3D2 D1D0X,BusA,S3, S2, S1, S0, M,+1,EA, EB, BusB,RDA, A3, A2, A1, A0, RDB, B3, B2, B1, B0, WRB, MRD, MWR, LDAR, LDIR, LDCP2P1 A3A2A1A0)nex0 0 0 0 八进制码        0  0  0  0  0  0  0  0  00 11 0 0 0+(IR)0 0 0 1 八进制码         0  0  0  0  0  0  2  6  00 00 1 1 00 0 1 0 八进制码         3  1  0  0  0  0  4  4  00 00 1 1 00 0 1 1 八进制码         0  0  1  1  3  0  0  0  00 00 1 0 00 1 0 0 八进制码         3  7  4  0  0  0  0  1  00 00 1 1 00 1 0 1 八进制码         2  6  4  0  0  1  0  4  00 00 1 1 00 1 1 0 八进制码         0  0  0  0  0  0  0  0  20 00 0 0 00 1 1 11 0 0 0 任任务指指针: IR=00          八进制码         3  2  4  0  0  0  0  0  40 00 0 0 11 0 0 1                    IR=01          八进制码         3  2  4  0  0  0  0  0  40 00 0 1 01 0 1 0                    IR=10     八进制码         3  2  4  0  0  0  0  0  40 00 0 1 11 0 1 1                    IR=11         八进制码         0  0  1  7  3  7  0  0  00 00 1 0 1202X,BusA,S3S2, S1, S0M,+1,EAEB, BusB,RDAA3, A2, A1A0, RDB, B3B2, B1, B0WRB, MRD, MWRLDAR, LDIR, LDC0, 1, 10, 1, 01, 0, 00000000000000001, 0, 0324000004000000000000000 0, 0, 00,  1,  01,     1,     00000000002600000000000000000000000000, 1, 0000000002操作说明操作说明:1、、ALU控制码控制码M=1，执行逻辑功能，，执行逻辑功能，S3~S0=1010，输出，输出F=B；； ALU->BUS、、LDAR有效，把有效，把B寄存器内容送上总线并存入寄存器内容送上总线并存入RAM的地址寄存的地址寄存器。

器2、、MRD有效，读有效，读RAM内容；内容；B地址选择寄存器地址选择寄存器R2，，WRB有效，将有效，将RAM读出的内容存入读出的内容存入R23、、LDIR有效，读有效，读IR的内容准备执行下一任务回到初始状态的内容准备执行下一任务回到初始状态任务任务1(IR指针指针00)：： (RAM)R2以以B寄存器内容为地址的寄存器内容为地址的RAM单元内容存入寄存器堆的单元内容存入寄存器堆的R2（（3条指令）条指令）203任务任务2(IR指针指针01)：：(R3)+(R4)R4两个寄存器（两个寄存器（R3和和R4）的内容相加，并把和存入寄存器堆的）的内容相加，并把和存入寄存器堆的R4 （（3条指令）条指令） 操作说明操作说明:1、、A地址选择地址选择R3，，B地址选择地址选择R4；；RDA、、RDB有效，读出有效，读出R3、、R4内容；内容；EA、、EB、、RB->Bus有效，有效，R3、、R4的内容送的内容送ALU的输入的输入A和和B2、、ALU的控制码的控制码M=0 ,执行算术操作执行算术操作, S3~S0=1001，执行，执行A加加B；； ALU->BUS有效，把加运算的有效，把加运算的和和送上总线；送上总线；B地址仍选择地址仍选择R4，，WRB有效，有效，把把和和存入存入R4。

3、、LDIR有效，读有效，读IR的内容准备执行下一任务回到初始状态的内容准备执行下一任务回到初始状态X,BusA,S3S2, S1, S0M,+1,EAEB, BusB,RDAA3, A2, A1A0, RDB, B3B2, B1, B0WRB, MRD, MWRLDAR, LDIR, LDC0000000, 0, 11, 1, 10, 0, 1     1,  1,  01, 0 , 00000000017164000, 1, 10, 0, 10000000000, 0, 01,  0,  01, 0, 00003100004400000000000000000000000000, 1, 0000000002204操作说明操作说明:1 、、ALU控制码控制码M=1，执行逻辑功能，，执行逻辑功能，S3~S0=1010，输出，输出F=B；； ALU->BUS、、LDAR有效，把有效，把B寄存器内容送上总线并存入寄存器内容送上总线并存入RAM的地的地址寄存器址寄存器2、寄存器堆的、寄存器堆的A地址选择地址选择R6，，RDA、、EA有效，有效，R6的内容送的内容送ALU；；3、、ALU控制码控制码M=1，执行逻辑功能，，执行逻辑功能，S3~S0=1111，输出，输出F=A；； ALU->BUS、、MWR有效，把有效，把R6的内容送上总线并存入的内容送上总线并存入RAM。

4、、LDIR有效，读有效，读IR的内容准备执行下一任务回到初始状态的内容准备执行下一任务回到初始状态任务任务3(IR指针指针10)：：(R6)RAM 把寄存器把寄存器R6的内容存入以的内容存入以B寄存器寄存器 内容为地址的内容为地址的RAM单元内单元内（（4条指令）条指令）X,BusA,S3S2, S1, S0M,+1,EAEB, BusB,RDAA3, A2, A1A0, RDB, B3B2, B1, B0WRB, MRD, MWRLDAR, LDIR, LDC0, 1, 10, 1, 01, 0, 00000000000000001, 0, 03240000040000000, 0, 10, 0, 10, 1, 10, 0, 00000000000011300000, 1, 11, 1, 11, 0, 00000000, 0, 00000, 0, 10003740000100000000000000000000000000, 1, 0000000002205任务任务4(IR指针指针11)：：(R7) ⊕⊕(R8)R8两个寄存器（两个寄存器（R7和和R8）的内容异或，并把结果存入寄存器堆的）的内容异或，并把结果存入寄存器堆的R8（（3条指令）条指令）操作说明操作说明:1、、A地址选择地址选择R7，，B地址选择地址选择R8；；RDA、、RDB有效，读出有效，读出R1、、R4内容；内容；EA、、EB、、RB->Bus有效，有效，R7、、R8的内容送的内容送ALU的输的输入入A和和B。

2、、ALU的控制码的控制码M=1 ,执行算术操作执行算术操作, S3~S0=0110，执行，执行A异或异或B；；ALU->BUS有效，把有效，把ALU的运算结果送上总线；的运算结果送上总线；B地址仍选择地址仍选择R8，，WRB有效，把运算结果存入有效，把运算结果存入R83、、LDIR有效，读有效，读IR的内容准备执行下一任务回到初始状态的内容准备执行下一任务回到初始状态X,BusA,S3S2, S1, S0M,+1,EAEB, BusB,RDAA3, A2, A1A0, RDB, B3B2, B1, B0WRB, MRD, MWRLDAR, LDIR, LDC0000000, 0, 11,  1, 10, 1, 11, 1, 10,  0,  00000000017370000, 1, 01, 1, 01, 0, 00000000, 0, 10,  0,  01, 0, 00002640010400000000000000000000000000, 1, 0000000002206ALU算术逻辑运算单元真值表算术逻辑运算单元真值表207第七章第七章    可编程逻辑器件可编程逻辑器件 PLDProgrammable Logic Device  集成器件的逻辑功能可以由用户自行设计，集成器件的逻辑功能可以由用户自行设计，修改。

修改2087.17.1引言引言一、集成器件的分类一、集成器件的分类1 1、通用集成器件、通用集成器件————具有具有单一单一的、的、通用通用的逻辑功能，用户的逻辑功能，用户只能使用不能更改功能，如译码器、数据选择器、计数器、只能使用不能更改功能，如译码器、数据选择器、计数器、寄存器，微处理器等寄存器，微处理器等2 2、专用集成器件、专用集成器件ASIC ——ASIC ——功能功能特殊特殊、为用户专门、为用户专门定制定制的的VLSIVLSI，如家电中的微控制器如家电中的微控制器3 3、可编程逻辑、可编程逻辑器件器件PLD————电路结构通用、电路结构通用、逻辑逻辑功能由用功能由用户户自行设计自行设计、可在系统、可在系统现场修改现场修改的大规模、超大规模集成电的大规模、超大规模集成电路二、可编程器件的基本结构二、可编程器件的基本结构由与、或阵列、（由与、或阵列、（存储单元存储单元）、）、输入输出缓冲电路构成，可输入输出缓冲电路构成，可实现任何形式的组合逻辑电路实现任何形式的组合逻辑电路（或时序逻辑电路）（或时序逻辑电路）209三、可编程器件的主要类型三、可编程器件的主要类型n1、可编程只读存储器、可编程只读存储器PROM（（ Programmable Read Only Memory ））-------与阵列与阵列固定固定、或阵列、或阵列可编程可编程n2、现场可编程逻辑阵列、现场可编程逻辑阵列FPLA （（Field Programmable Logic Array））------- 与阵列与阵列可编程可编程、或阵列、或阵列可编程可编程§3、通用阵列逻辑、通用阵列逻辑 GAL（（Generic Array Logic ）） --------n       与阵列与阵列可编程可编程、或阵列、或阵列固定、固定、输出输出可组构可组构OLMCn4、现场可编程门阵列、现场可编程门阵列  FPGA  （（ Field Programmable Gate Array））--------由可编程的逻辑单元组成的阵列，单元间的由可编程的逻辑单元组成的阵列，单元间的互连通道和输入、输出端口均可组构，现场在系统可编程。

互连通道和输入、输出端口均可组构，现场在系统可编程2107.2   随机读写存储器随机读写存储器存存储储器器根根据据访访问问的的方方式式被被分分为为只只读读存存储储器器  （（Read  Only Memory 简简称称ROM））和和随随机机访访问问存存储储器器（（Random Access Memory 简称简称RAM）ROM内内存存储储的的数数据据是是预预先先存存入入的的，，在在系系统统运运行行中中只只能能被被读读出出而而不不能能被被修修改改，，系系统统失失电电时时数数据据保保留留，，在在计计算算机机系系统统作作为为存放程序或数据库的部件存放程序或数据库的部件      ROM为组合逻辑电路，由为组合逻辑电路，由与与-或逻辑阵列或逻辑阵列构成 RAM 内内的的数数据据存存入入和和读读出出（（访访问问））是是任任意意的的，，时时间间和和单单元元都都不不受受限限制制，，所所以以系系统统运运行行时时可可以以修修改改数数据据（（存存入入）），，但但电电路路失失电电时时数数据据丢丢失失，，在在计计算算机机系系统统中中起起暂暂存存处处理理中中间间信信息息的内存功能的内存功能  RAM为为时时序序逻逻辑辑电电路路，，根根据据存存储储元元的的构构成成（（触触发发器器或或电电容容））又分为静态又分为静态SRAM和动态和动态DRAM。

2117.2.1 RAM的基本结构的基本结构电路组成：存储元构成的存储矩阵、选择访问对象的地址译码电路组成：存储元构成的存储矩阵、选择访问对象的地址译码器和控制数据输入、输出的读、写控制电路器和控制数据输入、输出的读、写控制电路外部信号线：外部信号线： 地址线（地址线（n条）条）——输入二进制地址码：输入二进制地址码：A0~An-1数据线（数据线（m条）条）——输入、输出存储数据：输入、输出存储数据：D0~Dm-1控制线（控制线（2~3条）条）—— 片选线片选线CS，有效时存储器工作，允，有效时存储器工作，允 许数据存入或取出许数据存入或取出读控制读控制RD，，有效时存储器内的被地址线选中单元的数据通过有效时存储器内的被地址线选中单元的数据通过数据线输出数据线输出写控制写控制WR，，有效时数据总线上的数据存入被地址线选中的存有效时数据总线上的数据存入被地址线选中的存储单元中储单元中               读、写分时读、写分时 操作，不能同时有效操作，不能同时有效212二、存储矩阵的结构：二、存储矩阵的结构：存储矩阵由存储矩阵由2n ×m个存储元（触发器或电容）构成每个存储元（触发器或电容）构成。

每m个单元被分成一组，称为个单元被分成一组，称为“存储单元存储单元”或或“字字”，每，每个字可以被唯一的一组地址码选中访问，个字可以被唯一的一组地址码选中访问，“字字”中的中的m位信息是被同时读出或写入位信息是被同时读出或写入每个存储单元中的每个存储单元中的存储元存储元数数m称为字长或称为字长或“位位”数，各数，各个字中位序相同存储元被挂在同一条数据线上，通个字中位序相同存储元被挂在同一条数据线上，通过同一个数据端口输入或输出数据过同一个数据端口输入或输出数据所以，存储器的数据线数所以，存储器的数据线数m等于其位数，存储器的地等于其位数，存储器的地址码数址码数n决定了其存储单元的字数决定了其存储单元的字数N：：                                             N= 2n  存储器的存储器的存储容量存储容量M （存储元数）等于其字数（存储元数）等于其字数N乘以乘以其位数其位数m：：       M= 2n ×m2137.2.2地址译码方式地址译码方式一、单译码方式一、单译码方式采用一个译码器，每组地址码只使一条字选线采用一个译码器，每组地址码只使一条字选线Wi有效，直接选中要访问的有效，直接选中要访问的存储单元。

存储单元n位地址码可译出位地址码可译出2n条字选线，控制条字选线，控制2n × m电子开关，适用于小容量存储器电子开关，适用于小容量存储器二、双译码方式二、双译码方式双译码方式双译码方式采用两个译码器，每组地址码使一对字选线（行采用两个译码器，每组地址码使一对字选线（行xi、列、列yj）有效，共同选中）有效，共同选中处于处于i行、行、j列的列的 存储单元，实现二次译码存储单元，实现二次译码n位地址码译出位地址码译出2 ×2n/2条字选线，控制条字选线，控制2 ×2n/2 × m对电子开关，适用于较大对电子开关，适用于较大容量的存储器容量的存储器7.2.3RAM的存储元的存储元SRAM——静态随机存储器，由静态随机存储器，由触发器触发器记忆信息操作简单，单片的容量记忆信息操作简单，单片的容量较小（触发器需要的半导体元件多）较小（触发器需要的半导体元件多）DRAM——动态随机存储器，由动态随机存储器，由电容电容存储信息单片容量较大（元件少）存储信息单片容量较大（元件少） 读出时信号需要放大读出时信号需要放大由于电容漏电需要由于电容漏电需要刷新刷新操作补充（重新写入原有数据）操作补充（重新写入原有数据） ，刷新按行操作。

刷新按行操作读数据时与被读单元同一行的所有存储单元都能被刷新读数据时与被读单元同一行的所有存储单元都能被刷新214存储元的读、写原理存储元的读、写原理：：当片选信号无效时：当片选信号无效时：存储器的读存储器的读/写控制写控制电路被封锁，存电路被封锁，存储器的数据总线储器的数据总线与外部隔离与外部隔离（（G1、、G2输出输出0、、G3、、G4输出高阻）输出高阻） 当片选信号当片选信号CS有效有效时：时：若若读读信号有效，各位信号有效，各位信息通过读信息通过读/写控写控制电路被制电路被输出输出到到数据端口数据端口（（ G1输出输出0、、G3输出输出高阻、高阻、G2输出输出1、、G4选通）选通）；；若若写写信号有效，、数信号有效，、数据端口的信息通据端口的信息通过读过读/写电路写电路存入存入各存储元各存储元（（G1输输出出1、、G3选通、选通、 G2输出输出0、、G4输输出高阻）出高阻）2157.2.4存储器容量的扩展存储器容量的扩展一、位扩展一、位扩展（存储字数不变、数据位数增加）（存储字数不变、数据位数增加） 地址码位数不变，需要的存储器数量：地址码位数不变，需要的存储器数量：P=扩展后的位数扩展后的位数÷存储器原位数存储器原位数各存储器连接方式：地址线、控制线一一对应连接，各存储器连接方式：地址线、控制线一一对应连接，数据线数据线（存储数据（存储数据位数）分别引出，位数位数）分别引出，位数增加增加。

例：用四片例：用四片1024×4的存储器扩展成的存储器扩展成1024×16的存储系统的存储系统216二、字扩展二、字扩展（数据位数不变、存储字数增加）（数据位数不变、存储字数增加） 数据线数不变，需要的存储器总数：数据线数不变，需要的存储器总数：P=扩展后的字数扩展后的字数÷存储器原字数存储器原字数各存储器连接方式：数据线、存储器原地址线、读写控制线一一对应连各存储器连接方式：数据线、存储器原地址线、读写控制线一一对应连接扩展后增加的接扩展后增加的高位地址码高位地址码译码后控制各存储器的片选端译码后控制各存储器的片选端CS例：用四片例：用四片1024×4的存储器扩展成的存储器扩展成4096×4的存储系统增加的高位地址的存储系统增加的高位地址码码A10、、A11译码后控制四片存储器的片选译码后控制四片存储器的片选CS217三、位数、字数同时扩展三、位数、字数同时扩展先按字数扩展方法连接，然后先按字数扩展方法连接，然后增加相同的电路进行位数扩展增加相同的电路进行位数扩展例：用四片例：用四片1024×4的存储器扩展成的存储器扩展成2048×8的存储系统增加的一位地的存储系统增加的一位地址码址码A10以不同的状态分别控制两组存储器，每组存储器的位数构成以不同的状态分别控制两组存储器，每组存储器的位数构成扩展成扩展成8位。

位2184.3只读存储器（只读存储器（Read Only Memory））一、功能：一、功能：在系统运行时，存储器内部的数据只能读出，不能被修改在系统运行时，存储器内部的数据只能读出，不能被修改二、结构：二、结构：由地址译码器、存储矩阵和三态输出缓冲级组成由地址译码器、存储矩阵和三态输出缓冲级组成n位地址码的译码器由位地址码的译码器由2n个个n输入的输入的与门与门构成，每个与门的输出构成，每个与门的输出Wi（字线）选择一个存储字（每个或门的一个输入）字线）选择一个存储字（每个或门的一个输入）m位字长的存储矩阵为位字长的存储矩阵为m个个2n可编程输入的可编程输入的或门或门构成，每个或构成，每个或门输出的是一位数据，门输出的是一位数据，存储内容决定了每个与门输出与各或存储内容决定了每个与门输出与各或门输入的关系门输入的关系当输入当输入n位地址码位地址码An-1-A0时，输出与地址码对应的时，输出与地址码对应的m位数据位数据Dm-1-D0数据线为三态输出，当片选数据线为三态输出，当片选CS和读信号和读信号OE有效时，有效时，数据输出，否则输出为高阻状态数据输出，否则输出为高阻状态219三、三、PLD电路的表示方法电路的表示方法220ROM的地址译码器可以用的地址译码器可以用n输入、输入、 2n输出的输出的固定与固定与阵列表示；阵列表示；存储矩阵可以用存储矩阵可以用 2n输入、输入、m输出的可编程输出的可编程或或阵列表示。

阵列表示与与阵列的每个阵列的每个输出字输出字线与线与或或阵列阵列输入位输入位线的交点是一个可编程线的交点是一个可编程的存储元，当的存储元，当存储数据为存储数据为“1”时，交点连接；时，交点连接；当当存储数据为存储数据为“0”时，交点断开，时，交点断开， 或门的输入与该与门输出没有关系或门的输入与该与门输出没有关系四、四、ROM电路的与电路的与-或阵列结构或阵列结构221ROM的与的与-或阵列可以再简化为只用字线和位线示意或阵列可以再简化为只用字线和位线示意图左的列线是经缓冲后的互补输入，２个输入４（图左的列线是经缓冲后的互补输入，２个输入４（2对）对）个变量；个变量；图中的行线是各与门的逻辑关系，图中的行线是各与门的逻辑关系， ２个输入有２个输入有4个（个（22）与项（最小项），）与项（最小项），行、列交点表示了各变量和与门输入间的联系行、列交点表示了各变量和与门输入间的联系图右的列线是各或门的逻辑关系，图右的列线是各或门的逻辑关系，4位数据输出有位数据输出有4个或门，行、列交点个或门，行、列交点表示了各与门输出和或门输入间的联系表示了各与门输出和或门输入间的联系 2227.3.1   ROM的分类的分类1、、ROM——用户不可编程，用户不可编程，掩膜式掩膜式编程工艺。

用于大批量编程工艺用于大批量定型产品定型产品2、、PROM——一一次次性性编编程程，，熔熔丝丝或或PN结结击击穿穿编编程程工工艺艺用用于小批量定型产品于小批量定型产品Programmable ROM））3、、 EPROM——可可擦擦除除编编程程 (编编程程器器编编程程，，紫紫外外光光擦擦除除)用用于产品的研发过程于产品的研发过程Erasable PROM））4、、 E2PROM（（EEPROM ））——电电可可擦擦除除、、现现场场编编程程，，但但速速度度较较低低（（毫毫秒秒级级/字字节节）），，用用于于存存储储系系统统断断电电后后需需要要保保存存的的数据 Electrically Erasable PROM））5、、 FLASH——闪闪速速存存储储器器，，结结构构类类似似E2PROM、、擦擦除除、、编编程程速度略低于速度略低于RAM，是目前广泛应用的只读存储器是目前广泛应用的只读存储器2237.3.2  ROM结构与工作原理结构与工作原理一、一、PROM的编程原理的编程原理1、、PROM一次性编程原理一次性编程原理可编程点是由带熔丝的半导体开关管可编程点是由带熔丝的半导体开关管 或反熔丝的介质构成的。

或反熔丝的介质构成的熔丝型开关出厂时所有编程点都连通，如图所示如果用熔丝型开关出厂时所有编程点都连通，如图所示如果用户希望编程点断开，可以通以较大的电流使熔丝烧断反户希望编程点断开，可以通以较大的电流使熔丝烧断反熔丝开关的核心是介质，出厂时开关呈现很高的阻抗熔丝开关的核心是介质，出厂时开关呈现很高的阻抗(>100MΩ)，相当于编程点断开编程时利用高电压将介，相当于编程点断开编程时利用高电压将介质击穿，开关接通质击穿，开关接通熔丝和反熔丝器件编程后不可恢复，熔丝和反熔丝器件编程后不可恢复，所以是一次性编程的，但抗干扰性所以是一次性编程的，但抗干扰性能好，适用于可靠性要求高的定型能好，适用于可靠性要求高的定型产品2242、、EPROM可擦除、可编程原理可擦除、可编程原理利用悬浮栅利用悬浮栅MOS管构成可编程的电子开关编程时利用编程器产生管构成可编程的电子开关编程时利用编程器产生高压脉冲对悬浮栅注入电子，使电子开关断开擦除时通过高压脉冲对悬浮栅注入电子，使电子开关断开擦除时通过紫外紫外线线照射释放悬浮栅上的电子，使电子开关接通器件失电后编程照射释放悬浮栅上的电子，使电子开关接通器件失电后编程信息（电子）保持，并可重复多次编程，但密度不高。

信息（电子）保持，并可重复多次编程，但密度不高3、、EEPROM电可擦除、可编程原理电可擦除、可编程原理芯片内部集成了编程芯片内部集成了编程/擦除控制电路和高压脉冲产生电路，所以器件擦除控制电路和高压脉冲产生电路，所以器件可在用户系统上由正脉冲编程、可在用户系统上由正脉冲编程、负脉冲负脉冲擦除（在系统可编程技术）擦除（在系统可编程技术）225二、二、ROM的逻辑关系的逻辑关系1、与阵列的每条字线输出、与阵列的每条字线输出Wi是输入地址码构成的最小项：是输入地址码构成的最小项：        Wi（（An-1~A0））=mi  ，， ２２n条字线对应２条字线对应２n个最小项；个最小项；2、或阵列的每个输出、或阵列的每个输出Dj是各地址最小项和相应位存储数据的是各地址最小项和相应位存储数据的与或表达式：与或表达式：  Dj （（An-1~A0）） =∑Wi·Dij =∑mi·Dij 所以，所以，ROM可以实现可以实现n输入、输入、 m输出的组合逻辑函数，函数变输出的组合逻辑函数，函数变量从量从ROM的地址口输入、函数值从数据口输出、存储表内容的地址口输入、函数值从数据口输出、存储表内容为函数的真值表。

为函数的真值表例：例：4字字3位的位的ROM结构由阵列逻辑可得各输出表达式由阵列逻辑可得各输出表达式DiD2（（A1、、A0)=m0·0+m1·1+m2·0+m3·0=m1；；D1（（A1、、A0) =m0·0+m1·0+m2·1+m3·0=m2；；D0（（A1、、A0) =m0·1+m1·0+m2·0+m3·1=m0+m3 本例本例ROM的存储内容实现了一个的存储内容实现了一个1位二进制数比较器：对位二进制数比较器：对地址口输入的两个一位的二进制数地址口输入的两个一位的二进制数A1、、A0进行比较数据进行比较数据口输出口输出3个高电平有效的开关量：个高电平有效的开关量：D2表示表示A1小于小于A0；；D1表示表示A1大于大于A0；；D0表示表示A1等于等于A02263位地址码（位地址码（8字）、字）、2位数据的位数据的ROM结构：结构：由存储矩阵编程关系可知各输出表达式由存储矩阵编程关系可知各输出表达式OiO1（（ I2、、 I1、、I0) =m3+m5+m6+m7；；O0（（ I2、、 I1、、I0) =m1+m2+m4+m7若输入的若输入的I2~ I0是是3个一位的二进制数，个一位的二进制数，ROM实现了全加器实现了全加器的功能，的功能， O1是进位输出、是进位输出、 O0是相加和输出。

是相加和输出2277.3.3   ROM的应用的应用一、产生组合逻辑函数一、产生组合逻辑函数n位地址、位地址、m位数据的位数据的ROM可以产生可以产生n输入、输入、m输出的输出的组合逻辑函数组合逻辑函数函数的变量从地址码输入端输入，函数值从数据端输函数的变量从地址码输入端输入，函数值从数据端输出，一个数据口输出一个出，一个数据口输出一个n变量的逻辑函数变量的逻辑函数实现方法：实现方法：（（1）将要产生的函数表达式整理成最小项表达式将要产生的函数表达式整理成最小项表达式2）按最小项中函数变量的位序输入）按最小项中函数变量的位序输入ROM的地址口的地址口（（3）选定函数输出的数据端选定函数输出的数据端4）根据各数据位代表的函数最小项表达式，将表达）根据各数据位代表的函数最小项表达式，将表达式式中中最小最小项项（使函数值为（使函数值为“1”）对应）对应地址的存储元地址的存储元填填“1”（或阵列的编程点（或阵列的编程点保留保留），否则填），否则填“0”（编程（编程点断开）点断开）228二、应用举例二、应用举例１１、、代码转换代码转换要转换的代码作为要转换的代码作为ROM的地址输入，每个存储单元中写入该组代码所的地址输入，每个存储单元中写入该组代码所对应的转换输出码。

例对应的转换输出码例5：：2、、字符发生器字符发生器—— 产生控制点阵显示符的数据产生控制点阵显示符的数据 将字符的点阵数据预先存储在将字符的点阵数据预先存储在ROM中，然后顺序给出地址码，从存中，然后顺序给出地址码，从存储矩阵中逐行读出点阵显示数据送入显示器显示出字符储矩阵中逐行读出点阵显示数据送入显示器显示出字符 •点阵显示的每个点是一个发光二极管，分成Ｘ行Ｙ列各列发光二极点阵显示的每个点是一个发光二极管，分成Ｘ行Ｙ列各列发光二极管的阴极相连，各行发光二极管的阳极相连如果某列信号为低电平，管的阴极相连，各行发光二极管的阳极相连如果某列信号为低电平，则各行信号控制该列的发光二极管亮（则各行信号控制该列的发光二极管亮（1）或灭（）或灭（0）3、数学函数表、数学函数表 把因变量和自变量的函数关系存在把因变量和自变量的函数关系存在ROM中，中，函数的自变量作为函数的自变量作为地址码输入，因变量作为数据输出，函数关系用二进制数表示填在存地址码输入，因变量作为数据输出，函数关系用二进制数表示填在存储单元中比如平方表，储单元中比如平方表，8位的位的ROM可存可存0~15的平方值（的平方值（16个字）。

个字）2297.4现场可编程逻辑阵列（现场可编程逻辑阵列（Field PLA））7.4.1 FPLA的结构和特点的结构和特点功能：实现逻辑函数输入函数变量、存储函数关系、输功能：实现逻辑函数输入函数变量、存储函数关系、输出函数值出函数值1、与、或阵列均可编程、与、或阵列均可编程与阵列不必产生所有输入变量的与阵列不必产生所有输入变量的最小项，而可根据需要产生任意的乘积项，所以可实现最小项，而可根据需要产生任意的乘积项，所以可实现最简与最简与-或表达式表示的逻辑函数，与阵列的与门数和或表达式表示的逻辑函数，与阵列的与门数和或门的输入数都可以减少或门的输入数都可以减少2、时序、时序FPLA内含触发器内含触发器，可以实现时序逻辑函数可以实现时序逻辑函数2307.4.2FPLA实现组合逻辑函数实现组合逻辑函数写出函数的最简与写出函数的最简与-或表达式，对或表达式，对FPLA的的与阵列与阵列编程使其编程使其产生表达式中各乘积（与）项，对其产生表达式中各乘积（与）项，对其或阵列或阵列编程实现函数编程实现函数输出例例6：将四位二进制码转换成循环二进制（格雷）码将四位二进制码转换成循环二进制（格雷）码。

各输出最小项表达式见例各输出最小项表达式见例5，通过卡诺图化简可，通过卡诺图化简可知知4个输出需要个输出需要7个乘积项个乘积项P0、、P1、、P2、、P3  P4 、、P5 、、P6 G3（（B3、、B2、、B1、、B0））=m8+ m9+ m10+ m11+ m12+ m13+ m14+ m15=B3=P0G2（（B3、、B2、、B1、、B0））=m4+ m5 +  m6 + m7 + m8 + m9 + m10+ m11                                         =B3 ⊕ ⊕ B2=B3B2+B3B2=P1+P2G1（（B3、、B2、、B1、、B0））=m2 + m3+ m4+ m5 + m10+ m11+ m12 + m13                                         =B2 ⊕ ⊕ B1=B2B1+B2B1=P3+P4G0（（B3、、B2、、B1、、B0））= m1+ m2 + m5+ m6+ m9+ m10+ m13+ m14                                        =B1 ⊕ ⊕ B0=B1B0+B1B0=P5+P62317.4.3FPLA实现时序逻辑函数实现时序逻辑函数例：分析用例：分析用FPLA实现时序逻辑电路的功能。

实现时序逻辑电路的功能2327.5通用逻辑阵列通用逻辑阵列GAL基本结构基本结构——由输入、输出缓冲和可编程的由输入、输出缓冲和可编程的与与阵列阵列以及输出逻辑宏单元以及输出逻辑宏单元OLMC组成GAL的型号表示了其输入、输出的规的型号表示了其输入、输出的规模GAL16V8表示其输入信号最多可表示其输入信号最多可达达16个，输出端数可达个，输出端数可达8个V表示输表示输出方式可编程，所以共有出方式可编程，所以共有8个可编程的个可编程的输出逻辑宏单元输出逻辑宏单元OLMC还有32×64的可编程与阵列、的可编程与阵列、8个输入缓冲器（引个输入缓冲器（引脚脚2-9）、）、8个三态反相输出缓冲器个三态反相输出缓冲器（引脚（引脚12-19）和）和8个反馈输入缓冲器个反馈输入缓冲器（引脚（引脚1、、11-14、、17-19）16个输入个输入通过缓冲器构成同相和反相共通过缓冲器构成同相和反相共32个变个变量，量，64个乘积项均分成个乘积项均分成8组通过组通过OLMC组态输出组态输出 有触发器的公共时钟有触发器的公共时钟CK和三态输出的和三态输出的公共使能公共使能OE233OLMC——含不可编含不可编程的或门、触发器、程的或门、触发器、数据选择器等。

数据选择器等数据选择器的功能：数据选择器的功能：乘积项选择乘积项选择PTMUX：：选择第一与门是否输选择第一与门是否输入或阵列入或阵列三态门控制选择三态门控制选择TSMUX：选择输出三：选择输出三态门的控制源是第一态门的控制源是第一与门输出、与门输出、Vcc、、GND或公共使能或公共使能OE反馈控制选择反馈控制选择FMUX 选择反馈回与阵列的选择反馈回与阵列的信号源是寄存器输出、信号源是寄存器输出、端口输入、邻级的输端口输入、邻级的输出或接地（无反馈）出或接地（无反馈）输出控制选择输出控制选择OMUX选择组合输出或寄存选择组合输出或寄存器输出器输出,使使GAL可以实可以实现不同的输出方式现不同的输出方式.234例：例：119页的页的GAL16V8编程图表示实编程图表示实现了函数：现了函数：F=XYZABCDE其中，其中，X从引脚从引脚2输入经缓冲后固输入经缓冲后固定连接在定连接在0（（X）、）、1（（X）列；）列；Y从引脚从引脚3输入后连接在输入后连接在4（（Y）、）、5（（Y）列；）列； Z从引脚从引脚4输入后连接输入后连接在在8（（Z）、）、9（（Z）列；）列； A从引脚从引脚12输入后连接在输入后连接在12（（A）、）、13（（A）列；）列； B从引脚从引脚6输入后连输入后连接在接在16（（B）、）、17（（B）列；）列； C从从引脚引脚7输入后连接在输入后连接在20（（C）、）、21（（C）列；）列； D从引脚从引脚8输入后连输入后连接在接在24（（D）、）、25（（D）列；）列； E从从引脚引脚9输入后连接在输入后连接在28（（E）、）、29（（E）列。

列 最下面的与门（乘最下面的与门（乘积项积项64）的输入与）的输入与0、、4、、9、、12、、17、、20、、25、、29编程连接（红点编程连接（红点表示），将各列变量相乘后通过表示），将各列变量相乘后通过OLMC组态从引脚组态从引脚12输出，实现输出，实现F函数的功能函数的功能 由于只有一个与项，由于只有一个与项，所以所以OLMC的组态为：的组态为：2357.6现场可编程门阵列现场可编程门阵列FPGAFPGA的基本结构以独立可编程的逻辑单元的基本结构以独立可编程的逻辑单元LCB （单元型（单元型PLD），组成的阵列），组成的阵列LCA使器件的集成度更高，资源更丰富，使器件的集成度更高，资源更丰富，适用实现逻辑运算能力较强的数据密集型数字系统适用实现逻辑运算能力较强的数据密集型数字系统目前国内教学中应用较多的目前国内教学中应用较多的PLD:PLD:公司公司     　产品型号举例　产品型号举例   支持支持 辅助设计软件辅助设计软件Lattice         isp1000系列系列       isp  EXPERTAltera          FLEX10K系列系列       Quartus II4.2 Xilinx           Virtex系列系列             ISE 6.32367.6.1FPGA的基本结构的基本结构右图是右图是XILINX推出的推出的FPGA-CX3020的结构的结构示意图，中间是可配示意图，中间是可配置的逻辑元置的逻辑元CLB（（Configurable Logic Block）构成的）构成的逻辑元阵列逻辑元阵列LCA （（Logic Cell Array），），邻近邻近I/O端口的周围模端口的周围模块是输入、输出单元块是输入、输出单元IOB，阵列中分布有，阵列中分布有可编程的开关矩阵可编程的开关矩阵PSM（（Programmable Switching Matrix）和）和互连线资源，（互连线资源，（布线布线通通道道）连接所有的）连接所有的CLB和和IOB。

237一、可组态的逻辑块一、可组态的逻辑块CLBn可配置逻辑元可配置逻辑元CLB主要由三部分组成：组合逻辑函数发生器、数据选主要由三部分组成：组合逻辑函数发生器、数据选择器择器MUX和触发器和触发器1、组合逻辑函数发生器由静态随机存储器、组合逻辑函数发生器由静态随机存储器SRAM构成，以类似构成，以类似查函数表查函数表的的方式实现组合逻辑函数函数发生器有方式实现组合逻辑函数函数发生器有5个输入变量个输入变量a～～e和两个触发器和两个触发器反馈输入反馈输入Qx 、、 Qy ，两个输出，两个输出F、、G和公共输入和公共输入Di对触发器激励是共享对触发器激励是共享的（通过的（通过MUX1、、2）CLB可实现组合逻辑函数（从可实现组合逻辑函数（从F、、G直接输出）直接输出）或时序逻辑函数（从或时序逻辑函数（从Qx 、、 Qy输出）2、、9个数据选择器实现各信号个数据选择器实现各信号来源、极性、路径来源、极性、路径的编程切换，其中的编程切换，其中MUX8、、9控制控制CLB是组合输出还是寄存器输出是组合输出还是寄存器输出3、两个、两个D边沿触发器可以通过边沿触发器可以通过MUX3、、4选择不同的选择不同的激励激励D（本身的反馈（本身的反馈Qx、、Qy或或F、、G、、Di）、通过）、通过MUX6选择不同的选择不同的触发方式触发方式（时钟（时钟K上升沿或上升沿或下降沿有效）、通过下降沿有效）、通过MUX5选择不同的选择不同的使能使能（受（受ec控制或总有效控制或总有效1）、）、通过通过MUX7选择不同的异步选择不同的异步复位复位信号信号RD（（rd直接复位、无复位直接复位、无复位0或全局或全局复位）。

复位）238二、输入、输出块二、输入、输出块IOBIOB的作用是对的作用是对FPGA的端的端口进行组态口进行组态通过编程可以控制输通过编程可以控制输出三态缓冲器，使每出三态缓冲器，使每个个I/O端口直接被组态端口直接被组态成输入（三态缓冲器成输入（三态缓冲器禁止）、输出（三态禁止）、输出（三态缓冲器选通）或双向缓冲器选通）或双向端口（三态缓冲器由端口（三态缓冲器由使能控制）使能控制）通过编程选择通过编程选择I/O端口端口的缓冲输入是的缓冲输入是直接直接还还是经是经寄存寄存后向后向LCA传送 239三、可编程的互连线资源三、可编程的互连线资源1、互连线资源由行、列两层金属线段以及可编程开关、互连线资源由行、列两层金属线段以及可编程开关PSM构成，可以连接任意的构成，可以连接任意的LCB和和IOB，使之构成设计功能所，使之构成设计功能所要求的逻辑网络要求的逻辑网络2、每个通用行、列线段的汇集点有六个编程元，形成一个实、每个通用行、列线段的汇集点有六个编程元，形成一个实现多信号转接的开关接线盒，电路原理如图所示通过对现多信号转接的开关接线盒，电路原理如图所示通过对其编程，可以实现该信号汇集点其编程，可以实现该信号汇集点4条线段的任意连接，实条线段的任意连接，实现需要的信号传输路径。

每个现需要的信号传输路径每个PSM有有10段行线和段行线和10段列段列线，每条线段可以实现线，每条线段可以实现20种连接方式种连接方式 2407.6.2 FPGA的配置和开发的配置和开发一、一、 FPGA的配置的配置FPGA的编程信息存储采用了类似的编程信息存储采用了类似SRAM（静态（静态随机存储器）的工艺，器件失电后编程信息丢随机存储器）的工艺，器件失电后编程信息丢失所以，系统每次上电必须重新加载信息以失所以，系统每次上电必须重新加载信息以重构电路重构电路 电路重构的方式有两种：电路重构的方式有两种：被动重构被动重构——FPGA每次上电后由计算机重新下每次上电后由计算机重新下载编程信息文件载编程信息文件主动重构主动重构——在在目标系统电路板上配备只读存储目标系统电路板上配备只读存储器（器（PROM、、EPROM、、EEPROM），上电），上电时由时由FPGA本身自动从只读存储器中获取编程本身自动从只读存储器中获取编程信241二、应用二、应用FPGA实现数字逻辑的设计方法实现数字逻辑的设计方法:(1)在计算机开发环境中输入满足设计功能要求的在计算机开发环境中输入满足设计功能要求的逻辑图逻辑图（可（可直接调用开发环境提供的元器件库和宏单元库中的器件）或直接调用开发环境提供的元器件库和宏单元库中的器件）或文本文件文本文件(硬件描述语言硬件描述语言)。

2)在开发环境中对在开发环境中对设计项目设计项目进行功能进行功能仿真仿真或速度或速度测试测试，如不，如不符合设计要求，重新修改设计文件符合设计要求，重新修改设计文件3)通过仿真测试后，通过仿真测试后，在开发环境中在开发环境中对设计项目对设计项目编译编译（翻译成（翻译成逻辑表达式）并进行逻辑表达式）并进行器件适配器件适配（确定（确定FPGA的各的各CLB、、IOB和和互连资源的编程数据以实现所有的逻辑表达式满足设计要求互连资源的编程数据以实现所有的逻辑表达式满足设计要求的逻辑功能），生成熔丝图文件的逻辑功能），生成熔丝图文件*.JED4)将熔丝图文件通过计算机的并行口将熔丝图文件通过计算机的并行口下载下载到安装在电路中的到安装在电路中的可编程器件（可编程器件（FPGA）中）中(5)系统调试、观察设计实际效果系统调试、观察设计实际效果6)若需修改设计，重新编译、适配、下载若需修改设计，重新编译、适配、下载242三、三、PLD的性能特点的性能特点1、功能集成度高功能集成度高2、设计灵活、设计灵活，电路可反复修改重构电路可反复修改重构3、工作速度高、工作速度高，可达数百兆可达数百兆4、、设设计计、、修修改改方方便便，，借借助助计计算算机机辅辅助助，，实实现现电电路路设设计、模拟仿真等烦琐的工作。

产品设计周期短计、模拟仿真等烦琐的工作产品设计周期短5、保密性强保密性强243。