紫光云数的c语言笔试题.docx

紫光云数的c语言笔试题1. ［单选题］Verilog语言与C语言的区别，不正确的描述是（C ）A. Verilog语言可实现并行计算，C语言只是串行计算；B. Verilog语言可以描述电路结构，C语言仅仅描述算法；C. Verilog语言源于C语言，包括它的逻辑和延迟；D. Verilog语言可以编写测试向量进行仿真和测试2. ［单选题］数据位宽8bit，地址位宽13bit的RAM，其大小为多 少？ BA. 4KBB. 8KBC. 16KB3. ［单选题］以下哪些是第三代移动通信标准（B）A. EDGEB. TD-SCDMAC. LTED. WiFl解析：W-CDMA（宽带码分多址接入）、CDMA2000（码分多址接入） 和TD-SCDMA （时分同步码分多址接入），WiMAX是继W-CDMA、 CDMA2000、TD-SCDMA后的第四个3G标准4. ［单选题］linux下，删除文件命令BA. mkdirB. rmC. mvD. del5. ［单选题］在verilog中，以下不属于分支语句的是（C ）A. caseB. if-elseC. repeatD. casaz6. ［单选题］一个八位D/A转换器最小电压增最为0.011V，当输 入10011100时，输出电压为（ D ）V。

A. 1.28B. 1.45C. 1.54D. 1.567. ［单选题］在verilog HDL的always块语句中的语句是如何执 行的（ D ）A. 顺序B. 并行C. 顺序或并行D. 不一定8. ［单选题］以下哪个不是异步处理的通用方法 DA. synchronizerB. fifoC. handshake protocolD. sampling by DFF9. ［单选题］Verilog HDL中信号没有定义数据类型时，缺省为什 么数据类型 BA. regB. wireC. triD. Z10. ［单选题］项目后仿阶段，不需要哪个文件？ DA. 标准单元库B. 网表C. SDFD. RTL11. ［单选题］How many logic gates(only NAND and NOT gate) used in a D latch?(B)A. 4B. 5C. 6D. 7SbClHG3逻解图12.［单选题］以下对hold timing有帮助的是⑹持号A. 提高时钟频率B. 降低时钟频率C. 提高工作电压D. 降低工作电压13. ［单选题］以下哪项工作需要手工进行门级设计？ CA. 行为级描述B. 综合C. ECOD. 验证解析：工程变更(Engineering Change Order)14. ［单选题］At which level is STA usually done？ CA. Behavior LevelB. Register Transfer LevelC. Gate LevelD. 没拍到不重要15. ［单选题］In Verilog_hdl, a=4'bl011, so &a=?(D)A. 4'b1011B. 4'B1111C. 1'b1D. 1'b016. ［单选题］'timescale lns/lpsforkbegin #1；endbegin #2；endjoin_noneSdisplay($time);上述代码中需要等待多长时间?A. 1nsB. 2nsC. 3nsD. 4ns解析：0ns17. ［单选题］下列语句(D )不能在module中独立存在。

A. taskB. initialC. alwaysD. forever18. [单选题]CMOS工艺中，PMOS的衬底连接；AA. VDDB. GNDC. SourceD. Drain19. [单选题]A=(0.8125)10,十进制转二进制，则A=(A)A(0.1101)2B. (0.0101)2C. (0.1011)2D. (0.1111)220. [单选题]运算 assign SUM=a[7:0]+b[7:0] +c[7:0] +d[7:0]+e[8:0]，为了 SUM没有溢出，SUM的位宽最小为多少BA. 10B. 11C. 12D. 13解析： 方法一：将两两分组，优先位宽一样的一组，则该组和位宽+ 1 ； 题中a、b和9bit，c、d和9bit；然后前面的1个9bit和再与e的和为10bit；最后10bit再和另外一组9bit相加，结果11bit方法二（最大值代入）：8bit取255, 9bit取511,则 255*4+511=1531〈2048，即 11b it21. ［单选题］下列描述中采用时钟正沿触发且reset异步下降沿 复位的代码描述是 CA. always@(posedge clk or negedge reset) if(reset)B. always@(posedge clk or reset) if(!reset)C. always@(posedge clk or negedge reset) if(!reset)D. always@(negedge clk or posedge reset) if(reset)22. ［单选题］组合逻辑电路通常由( B )组合而成A. 记忆元件B. 门电路C. 计数器D. 以上都对23. ［单选题］以下哪个不是Verilog的keyword?(C)A. inputB. assignC. writeD. module24. ［单选题］APR最终输出什么数据给Foundary? AA. GDSB. DEFC. VerilogD. SPEF解析：APR (自动布局布线，也就是从floorplan —布局一布 线)。

物理版图以GDSII的文件格式交给晶圆厂(Foundary)25. ［单选题］假设在CRC校验中使用的生成多项式是G(X) =X^3 +X+1, 4位的原始报文为1010，求编码后的报文(A)A. 1010 011B. 1010 000C. 1011 011D. 1011 000解：(1) 将生成多项式G(X)二X八3+X+1转换成对应的二进制除数10112) 此题生成多项式有4位(R+1)(注意：4位的生成多项式 计算所得的校验码为3位，R为校验码位数)，要把原始报文C(X)左 移3 (R)位变成1010 000(3) 用生成多项式对应的二进制数对左移3位后的原始报文进 行模2除(高位对齐)，相当于按位异或得到的余位011，所以最 终编码为：1010 01126. ［单选题］AXI4不包括下面哪个接口信号(C)A. AWIDB. ARIDC. WIDD. RID二、多选题（共15题，共48分）1. ［多选题］下面哪些是AHB的特性ABCDA. split transactionB. burst transferC. non-tristate implementationD. out-of-order data transmission解析：非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；息违AXIAHBAPB& 16, 32. 64r 12Sr 2S6r 512r 102432. 64. 128r 2S6出6 32地址克贞323232通11特性iS=t±址連亘.话三藪IS通适旳妞立话三t±址通If共冃读三JQ堆通11读弓曲址通if兴用谁三节堆空if 下盍持渎写并方摄诈寿主AKtafiF參主ma普神裁机刚早主 iaac^j/^MSS^ 无忡哉支持流水/分裂馬输 支持弊发怜給 盍持乱序访问 字应半刊字 大小嫦对齐菲对齐廉乍支持剜｛珀裂馬输 去持蛙发怜號 空持乱序访问 字书/半尹/宇 文小端対齐 帀^寺非对斉廉作三便浜/亠，传蝴占两咛B：沖同础 不支持舷传输传詢方it歪持读耳井1僚作林眈弓井卅作不支持运写井行搭作同歩同歩同歩互联多路2. ［多选题］请选出以下能实现burst传输的片内总线（BD）A. APBB. AHBC. SPID. AXI3. ［多选题］以下同步逻辑电路和异步逻辑电路描述正确的是（BD）A 同步逻辑电路是时钟之间没有固定的因果关系，异步逻辑电路 是各时钟之间有固定的因果关系B 同步逻辑是由时序电路（寄存器和各种触发器）和组合逻辑电 路构成的电路，其所有的操作都是在严格的时钟控制下完成的。

C 异步逻辑电路不同时钟域之间不需要进行时钟同步D 异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路 中一个逻辑的变化就会引起整个电路逻辑的变化4. ［多选题］请找出以下总线中的串行总线（BCD）A. AXIB. SDIOC. UARTD. IIC5. ［多选题］超大规模集成电路设计中，为了高速设计，采取以下哪些措施（AB）A. 流水线设计B. 并行化设计C. 资源共享D. 串行化设计6. ［多选题］Verilog与其他编程语言有哪几种接口机制？（ AB）A. PLIB. DPIC. NPI7. ［多选题］UPF描述了以下哪些信息（ACD）A. power distribution architectureB. power dataC. power strategyD. usage of special cell8. ［多选题］芯片设计关注的PPA具体指哪几个方面？ （ABD）A. PerformanceB. POWERC. ArchitectureD. Area9. ［多选题］下列哪些方式可以减少亚稳态问题的影响（BCD）A. 提升系统时钟频率B. 用反应更快的FFC. 架构上增加 data toggle rateD. 改善时钟质量10. ［多选题］低功耗电路实现的方法有（AC）A. 降低工作电压B. 增加负载电容C. 降低电路面积D. 尽可能提高电路性能11. ［多选题］代码覆盖率主要包含（AB）A. 行覆盖率B. 条件覆盖率C. toggle覆盖率D. 功能覆盖率12. ［多选题］下列关于Setup/Hold Time说法正确的是？ （AD）A. 如果DFF的Hold时间不满足，通常可以通过增加数据路径延 时来解决B. 如果DFF的Setup时间不满足，通常可以通过增加数据路径延 时来解决C. 如果DFF的Hold时间不满足，通常可以通过增加时钟路径延 时来解决D. 如果DFF的Setup时间不满足，通常可以通过增加时钟路径延 时来解决13. ［多选题］在验证中下列关于代码覆盖率描述错误的是（CD）A. 代码覆盖率包括语句覆盖率B. 代码覆盖率包括条件覆盖率C. 代码覆盖率包括功能覆盖率D. 代码覆盖率达到100%说明所有Bug已消除14. ［多选题］EDA验证中，下面哪种方式可以对时序进行检查（BCD）A. 即时断言B. 并发断言C. 建立时间约束D. 保护时间约束解析：时序检。