您所在位置：网站首页 > 高等教育 > 大学课件EDA与数字系统设计第2版教学课件作者李国丽ch21课件

EDA与数字系统设计第2版教学课件作者李国丽ch21课件

15页

卖家[上传人]：E****

文档编号：91299922

上传时间：2019-06-27

文档格式：PPT

文档大小：82.50KB

文档加载中……请稍候！
如果长时间未打开，您也可以点击刷新试试。

下载文档到电脑，查找使用更方便

10 金贝

/ 15 举报版权申诉马上下载

文本预览

下载提示

常见问题

1、第二章 VHDL硬件描述语言,2.1 VHDL概述 2.2 VHDL的数据类型和数据对象 2.3 VHD设计的基本语句 2.4 VHDL高级语句 2.5 VHDL设计实例,2.1 VHDL概述,2.1.1 VHDL的特点 2.1.2 VHDL语言的基本结构 2.1.3 VHDL语言的实体说明语句（ENTITY） 2.1.4 VHDL语言的结构体（ARCHITECTURE） 2.1.5 程序包（PACKAGE）、库（LIBRARY）和USE语句,2.1.1 VHDL的特点,(1) 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下（top-down）的设计。 (2) 用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文档资料的保存和广泛使用。 (3) VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类型语言。 (4) VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构和行为状态。,2.1.2 VHDL语言的基本结构,例2-1-

2、1用VHDL语言描述一位全加器。一位全加器的输入信号是A, B, Ci，输出信号是S和Co。表2-1-1 全加器的真值表,一位全加器的逻辑表达式是： S=ABCi Co=AB+ACi+BCi,2.1.2 VHDL语言的基本结构,LIBRARY IEEE; -IEEE标准库程序包 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fulladder IS - fulladder是实体名称实体 PORT( A, B, Ci : IN STD_LOGIC; -定义输入/输出信号 Co, S : OUT STD_LOGIC ); END fulladder; ARCHITECTURE addstr OF fulladder IS -addstr是结构体名结构体 BEGIN S = A XOR B XOR Ci; Co = (A AND B) OR (A AND Ci) OR (B AND Ci); END addstr;,2.1.2 VHDL语言

3、的基本结构,第一部分是程序包，程序包是用VHDL语言编写的共享文件，定义在设计结构体和实体中用到的常数、数据类型、子程序和设计好的电路单元等，放在文件目录名称为IEEE的程序包库中。第二部分是程序的实体，定义电路单元的输入/输出引脚信号。程序的实体名称fulladder是任意取的，但是必须与VHDL程序的文件名称相同。实体的标识符是ENTITY，实体以ENTITY开头，以END结束。第三部分是程序的结构体，具体描述电路的内部结构和逻辑功能。结构体以标识符ARCHITECTURE开头，以END结尾。结构体的名称addstr是任意取的。,2.1.3 VHDL语言的实体说明语句（ENTITY）,实体是VHDL程序设计中最基本的组成部分，在实体中定义了该设计芯片中所需要的输入/输出信号引脚。实体说明语句的格式为： ENTITY 实体名称 IS PORT（端口信号名称1：输入/输出状态数据类型；端口信号名称2：输入/输出状态数据类型；端口信号名称N：输入/输出状态数据类型）； END 实体名称；,2.1.3 VHDL语言的实体说明语句（ENTITY）,例2-1-2一个同步十六进制加

4、法计数器，带有计数控制、异步清零、和进位输出等功能。计数器电路图如图2-1-2所示，电路有三个输入端和五个输出端，分别是时钟脉冲输入端CLK，计数器状态控制端EN，异步清零控制端Rd，四位计数输出端Q0, Q1, Q2, Q3和一个进位输出端Co。电路的功能表如表2-1-2所示。,2.1.3 VHDL语言的实体说明语句（ENTITY）,图2-1-2 同步十六进制加法计数器,表2-1-2计数器的功能表,2.1.3 VHDL语言的实体说明语句（ENTITY）,ENTITY cntm16 IS PORT ( EN : IN STD_LOGIC; Rd : IN STD_LOGIC; CLK : IN STD_LOGIC; Co : OUT STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END cntm16;,2.1.4 VHDL语言的结构体（ARCHITECTURE）,结构体的一般格式为： ARCHITECTURE 结构体名 OF 实体名称 IS 说明语句 BEGIN 电路描述语句 END 结构体名；,例2-1-2设计程序的结构体

5、部分如下：,ARCHITECTURE counstr OF cntm16 IS BEGIN Co = 1 WHEN (Q =”1111” AND EN =1) ELSE 0; -条件赋值语句 PROCESS (CLK, Rd) -PROCESS语句 BEGIN IF (Rd=0) THEN -IF语句 Q = ”0000”; ELSIF (CLK EVENT AND CLK=1) THEN -CLK上升沿计数 IF(EN=1) then Q = Q+1; END IF; END IF; END PROCESS; END counstr;,2.1.5 程序包（PACKAGE）、库（LIBRARY）和USE语句,表2-1-3 IEEE两个标准库STD和IEEE中的程序包,1. 常用的库和包的种类 VHDL程序中常用的库有STD库、IEEE库和WORK等。其中STD和IEEE库中的标准程序包是由提供EDA工具的厂商提供的，用户在设计程序时可以用相应的语句调用。 STD库 IEEE库 WORK库,2库、包和USE语句的格式,2库、包和USE语句的格式库和包的调用格式： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITHALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;,

《EDA与数字系统设计第2版教学课件作者李国丽ch21课件》由会员E****分享，可在线阅读，更多相关《EDA与数字系统设计第2版教学课件作者李国丽ch21课件》请在金锄头文库上搜索。

点击阅读更多内容

TA的资源

逍遥游复习知识点整理

近现代法德关系史高三展示课3稿

当代大学生人生信仰及追求的调查研究

长相思纳兰性德-ppt课件

课件：危机意识一

英语ppt演讲关于阿甘正传

发达国家基础教育改革的动向与趋势修改版

中国民间美术课件.ppt

生物质发电技术与系统课程ppt 第1章生物质发电技术现状及发展趋势 2学时 -----2016

现代信号处理思考题含答案

执业药师继续教育抑郁症的药物治疗 100分

小学生的成长档案模板不用修改万能型

增订六版现代汉语上册第二章文字思考与练习答案

国家财政ppt课件

加拿大英语介绍

六年级统计图的选择课件

中学生成长档案ppt

中国现代文学史期末复习整理

lohi和hihilo训练对女子赛艇运动员运动能力影响的比较研究

风雨贾平凹阅读答案

点击查看更多

新上传的PPT文档

场效应管和mos管的区别综述 2023生物教师优秀工作总结（4篇）.doc 轻型输送机的设计 2022脱贫攻坚全面小康心得体会最新5篇初中地理知识巧记大全湖北省黄石市高三下学期期中数学试卷（理科） 2023年保险公司工作总结（2篇）.doc 2023北师大版一年级的语文教学计划维护服务中的大数据分析幼儿园家长给老师的毕业赠言礼仪活动方案汽车“烧机油”的40大原因总结培训全新体系构建NEW 2022学校年度体育工作计划10篇沈阳某工业厂房室内工业管道施工组织设计_secret