数电康华光第五版=课件第6章节时序逻辑电路第五版章节

1、第6章 时序逻辑电路,学习要点： 时序电路的分析和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法,第6章 时序逻辑电路,6.1 时序逻辑电路的基本概念,6.2 同步时序逻辑电路的分析,6.3 同步时序逻辑电路的设计,6.4 异步时序逻辑电路的分析,退出,6.5 若干典型的时序逻辑集成电路,6.7 时序可编程逻辑器件,6.1 时序逻辑电路的基本概念,6.1.1 时序逻辑电路的模型与分类,退出,6.1.2 时序电路逻辑功能的表达,6.1.1 时序逻辑电路的模型与分类,1、时序电路的模型,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,2、时序电路的分类,（1）根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时

2、序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,时序电路的逻辑功能可用逻辑方程组、状态表、状态图、时序图4种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑方程组有：,6.1.2 时序电路逻辑功能的表达,例,输出方程组,激励方程组,状态方程组,1、逻辑方程组,2、状态表,状态转换真值表,状态表,3、状态图,4、时序图,6.2 同步时序逻辑电路的分析,6.2.1 分析同步时序逻辑电路的一般步骤,退出,6.2.2 同步时序逻辑电路分析举例,电路图,时钟方程、激励方程和输出方程,状态方程,状态表、状态图或时序图,判断电路逻辑功能,1,2,3,5,6.2.1 分析同步时序逻辑电路的一般步骤,时序电路的分析步骤：,计算,4,6.2.2 同步时序逻辑电路分析举例,例,1,写方程组,时钟方程：,输出方程组：,激励方程组：,输出与输入有关，为米利型时序电路,2,求状态方程组,T触发器的特性方程：,将各触发器的激励方程代入，即得电路的状态方程组：,3,计算、列状态表,4,画状态图,4,画时序图,5,电路功能,由状态图可以看

3、出： 当输入A0时，在时钟脉冲CP的作用下，电路的状态保持不变，输出Y始终为0； 当输入A1时，在时钟脉冲CP的上升沿的作用下，电路的状态按逐次加1的规律循环变化，即： 0001101100 并且在加到11时，Y输出1。 可见，该电路是一个由A控制的可控二进制计数器，A=0时，停止计数，A=1时，为加计数功能，输出Y的下降沿可作为加计数的触发进位操作信号。 该电路还可视为序列信号的检测电路，用来检测同步脉冲信号序列A中1的个数，一旦检测到四个1状态（这四个1状态可以不连续），电路就输出高电平。,例,输出方程组：,同步时序电路，时钟方程省去。,激励方程组：,1,写方程式,输出仅与电路现态有关，为穆尔型时序电路,2,求状态方程组,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,画状态图,4,画时序图,5,电路功能,由状态图可以看出： 当输入A0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即： 0001101100 当A1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即： 0011100100 可见，该电路既具

4、有加计数功能，又具有减计数功能，是一个2位二进制同步可逆计数器。 在进行加计数时，Z信号的下降沿触发进位操作；在减计数时，Z信号的上升沿触发借位操作。,例,输出方程组：,激励方程组：,1,写方程式,2,求状态方程组,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,画状态图,4,画时序图,5,电路功能,由状态图可以看出：电路的有效状态是3位循环码。由时序图可以看出：电路正常工作时，各触发器的Q端轮流出现一个脉冲信号，其宽度为1TCP周期，循环的周期为3TCP，即在时钟脉冲的作用下，电路把宽度为1TCP的脉冲依次分配给各个触发器的Q端。 因此电路的功能为脉冲分配器或节拍脉冲产生器。,6.3 同步时序逻辑电路的设计,6.3.1 设计同步时序逻辑电路的一般步骤,退出,6.3.2 同步时序逻辑电路设计举例,设计要求,原始状态图和原始状态表,最简状态图和最简状态表,画逻辑图,检查电路能否自启动,1,2,4,6,6.3.1 设计同步时序逻辑电路的一般步骤,时序电路的设计步骤：,选触发器，求时钟、输出、状态、激励方程,5,状态编码,3,化简,6.3.2 同

5、步时序逻辑电路设计举例,例,用D触发器设计一个8421BCD码同步十进制加法计数器。,根据给定的逻辑功能可知，电路的状态数、状态转换关系及状态编码都已明确，因此可以省略第1、2、3步，直接列出已编码的状态表。,4,选触发器，求时钟、输出、状态、激励方程,十进制数共有10个状态，因此需用4位二进制代码，选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、 FF3表示。 由于要求采用同步方案，故时钟方程为：,该电路的输出就是各触发器的输出状态。 由于要求用D触发器来实现，所以状态方程组跟激励方程组是相同的。可以运用卡诺图化简得到。,5,逻辑图,检查电路能否自启动,6,将该电路的6个无效状态：1010、1011、1100、1101、1111分别作为现态，代入状态方程求各自对应的次态，若还不能进入有效状态，则以求得的新的状态再作为现态求次态，以此类推，看最终能够进入有效状态，若所有的无效状态都可以进入有效状态，则该电路具有自启动能力。,例,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。,状态化简,2,状态编码,3,已经最简。

6、,已是二进制状态。,4,选触发器，求时钟、输出、状态、激励方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,逻辑图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,设计一个序列编码检测器，当检测到输入信号出现110（按由左自右的顺序）时，电路的输出为1，否则输出为0。例如：输入 A 101100111011110 输出 Y 000010000100001,例,1,建立原始状态图,S0,S1,S2,S3,设电路的初始 状态为S0。 若第一次输入0时，则保持在S0 状态不变，若第一次输入1时，由状态S0转入状态S1，两种情况输出都为0； 在状态S1时，若继续输入0，由状态S1转入状态S0，若继续输入1，由状态S1转入状态S2，两种情况输出都为0 ；,1/0,A/Y,1/0,0/1,1/0,0/0,1/0,0/0,0/0,在状态S2时，若继续输入

7、0，由状态S2转入状态S3，此时输入为110。输出为1，若继续输入1，则保持在S2 状态不变，并输出0 ； 在状态S3时，若继续输入0，返回状态S0，若继续输入1，返回状态S1，输出均为0 。,S,1,建立原始状态表,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态编码,3,所得原始状态图中，状态S0和S3等价。因为它们在输入为1时输出都为0，且都转换到次态S1；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S0表示。,S0=00S1=01S2=11,4,选触发器，求时钟、输出、状态、激励方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案。 根据JK触发器的状态图，可以做出JK触发器的激励表，如下：,状态转换真值表及激励信号,激励方程,逻辑图,5,检查电路能否自启动,6,将无效状态10代入输出方程和激励方程计算：,电路能够自启动。,输出方程,设计一个串行数据检测电路，当连续输入3

8、个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入 X 101100111011110 输出 Y 000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于输入0的 状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到S0状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态编码,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2

9、=10,4,选触发器，求时钟、输出、状态、激励方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,逻辑图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,给定的逻辑功能如下图的原始状态图所示，试用D触发器设计逻辑电路。,例,1,列出原始状态表,等价 状态,状态化简,等价 状态,2,最简状态表,最简状态图,3,状态分配,已分配状态的状态表,4,确定激励方程组和输出方程组,根据化简后的状态图可知，需要用3个上升沿触发的D触发器来实现，它们的输出分别是Q2、Q1、Q0 。 根据已分配状态的状态表，可得状态转换真值表。,状态转换真值表及激励信号,5,逻辑图,101,0/0,1/1,111,0/0,1/1,110,1/1,0/0,检查电路能否自启动,6,6.4 异步时序逻辑电路的分析,异步时序逻辑电路没有统一的时钟脉冲，各存储电路不是同时更新状态，状态之间没有准确的分界。在分析脉冲异步时序电路时必须注意以下几点： （1）分析状态转换时必须考虑各触发器的时钟信号作用情况，要写出时钟方程。 （2）每一次状态转换必须从输入信号所能影响触发的第一个触发器开始逐级确定。 （3）每一次状态转换都有一定的时间延迟。 从现态到次态的转换过程中有一段“不稳定”的时间。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态。因此异步时序电路的输入信号（包括时钟信号）必须等待电路进入稳定状态之后才允许发生改变。否则电路会处在不确定的状态。,分析图示逻辑电路,例,输出方程：,异步时序电路，时钟方程：,激励方程：,1,写方程式,2,求状态方程,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,画状态图和时序图,5,电路功能,由状态图和时序图可知，是一个异步二进制减法计数器，Z信号的上升沿可触发借位操作。或是一个序列信号发生器。,4TCP,1T

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