半定制设计——74LS169计数器功能模块分析

1、数字集成电路课程设计实践教学要求与任务: 74ls169计数器:（1）74LS169计数器功能模块；（2）工作时钟10kHz即可；（3）使用SMIC工艺库smic18mm_1P6M完成设计；（4）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、物理验证等。工作计划与进度安排:第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备；第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）；第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）；第 9-10天：约束设计，综合（验收约束与综合结果）；第11-12天：布局布线，完成版图（验收版图结果）；第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）；第15天：整理设计资料，验收合格后进行答辩。摘 要计数器74ls169 为可预置的 4 位二进制同步加/减计数器。当置入控制端（LOAD）为低电平时，在CLOCK上升沿作用下，输出端dout（QAQD）与数据输入端din（AD）相一致。169 的计数

2、是同步的，靠CLOCK同时加在 4 个触发器上而实现。当ENP和ENT均为低电平时，在CLOCK上升沿作用下QAQD同时变化，从而消除了异步计数器中出现的计数尖峰。当计数方式控制（U/D）为高电平时进行加计数，当计数方式控制（U/D）为低电平时进行减计数。169 有超前进位功能。当计数溢出时，进位端（RC OUT）输出一个低电平。本文介绍了在Design Compiler下进行逻辑综合和脚本相关约束，然后根据DC综合后的网表，使用Encounter进行自动布局布线，再使用ModelSim进行功能后仿真、分析后仿真波形得出结果。完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。关键词 计数器；Verilog HDL；tcl；仿真； Design Compiler；逻辑综合；Encounter；物理验证；后仿真；I目 录引 言11 功能描述及电路设计21.1 电路性能21.2 电路接口21.3 电路结构32功能仿真42.1 仿真的功能列表42.2 顶层仿真平台与激励42.3 电路功能仿真结果53约束及逻辑综合73.1 约束策略73.2 脚本73.3 综合文件93.4 综合环境103

3、.5 综合过程104 布局布线134.1 文件准备134.2 布局布线过程144.3 物理验证165 后仿真186 总结19参考文献20附录一21附录二23附录三26附录四27引 言集成电路是电子工业的基础。以集成电路为基础的电子信息产业的发展，对国民经济发展、产业技术创新能力的提高及现代国防建设都具有极其重要的作用。而集成电路设计业则是集成电路产业链的核心。随着集成电路技术的发展，集成电路设计的手段也经历了从手工设计到计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)。在20世纪90年代开始逐步发展到电子设计自动化(Electronics Design Automation,EDA)阶段。CAD/EDA工具已经成为当今集成电路设计和制造流程中的必不可少的部分1。Synopsys是为全球集成电路设计提供电子设计自动化(EDA)软件工具的主导企业。为全球电子市场提供技术先进的IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的开发。同时，Synopsys公司还提供知识产权和设计服务，为客户简化设计过程，提高产品上市速度。Cadenc

4、e公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。Cadence公司工具SoC encounter是一完整的设计平台，可以完成从RTL输入到GDS输出的所有半定制IC设计流程。我们在设计中主要采用其版图规划（Floorplan）、布局（placement）、布线（route）、时钟树综合（CTS）、信号完整性分析（SI），以及RC提取等功能，也就是完成后端设计。本设计采用Verilog HDL语言描述，设计一个计数器，Design Compiler进行约束及综合。Design Compiler的操作有Tcl命令来实现，使用Encounter进行布局布线，还要用Modelsim进行功能仿真和后仿真，实验环境为Linux操作系统。完成一次RISC程序存储器的全流程设计。1 功能描述及电路设计1.1 电路性能四位二进制同步计数器74LS169真值表见下图1.1.其中LD为置数端，当其为低电平时，

5、输出置成d1，d2，d3，d4。CTt(ENt)和CTp(ENp)为两个计数控制端。U/D为计数控制方式，当其为高电平时进行加计数，当其为低电平时进行减计数。RPPLE CARRY OUT为进位端，当计数溢出时，其为低电平。 表1.1真值表 输 入输 出LDENpENtU/DClkD0D1D2D3Q0Q1Q2Q30xxx1d0d1d2d3d0d1d2d310011xxxx 加计数10001xxxx 减计数11xxxxxxx 保 持1x1xxxxxx 保 持1.2 电路接口74ls169电路有时钟信号，置数控制信号，计数控制信号，计数方式控制信号等信号。具体接口如下表1.2所示。表1.2 接口信号表 名称IO属性 描述备注clkin时钟输入端上升沿有效LDin 输入信号1bit，置数端低电平有效Ent/ENpin 输入信号1bit，计数控制端 低电平有效U/Din输入信号1bit，加/减计数方式控制端高电平加计数低电平减计数din3:0in输入信号4bitd1 d2 d3 d4dout4:0out输出信号4bitQa Qb Qc Qd1.3 电路结构依照功能，74ls169电路的功能框图

6、如下所示。 图1.1 电路功能框2 功能仿真这里使用Mentor公司的Modelsim，Modelsim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。2.1仿真的功能列表功能仿真针对每一条设计需要实现的功能进行。设计中要求实现的、需要仿真列表如下：1) 时钟信号当有时钟时电路正常工作；没有时钟信号时，除复位外所有的输入没有响应，所有的输出没有变化。2）置数功能当置数控制信号有效时，当前输出为预置值。3) 加计数功能当计数方式控制信号为高电平时进行加计数。4）减计数功能当计数方式控制信号为低电平时进行减计数。5）保持功能当计数控制信号为低电平时保持当前计数。6）进位功能当计数溢出时，进位为低电平。2.2 顶层仿真平台与激励仿真激励的构造是针对需要验证的功能的，测试文件为ls74_169_tb.v,将

7、ls169.v中的激励信号引入，加载到例化的功能模块中，这里采用查看波形的方式确认输出是否正确。激励直接测试输出是否符合74ls147真值表的真值关系。需要查看的波形的功能有以下内容：输入波形是否符合激励设定的值；输出是否符合期待的功能。2.3 电路功能仿真结果1）置数功能，这里置数值为9（1001）,当ld信号为低电平时，dout输出则为9。如下图3.2.1所示：图 3.2.12）加计数功能，当ud信号为高电平时，进行加计数，如下图3.2.2所示：图3.2.23） 减计数功能，当ud信号为低电平时，进行减计数，如下图3.2.3所示： 图3.2.34）保持功能，当计数控制端为高电平时，保持当前状态。如图3.2.4图3.2.45)进位功能，当输出溢出时，rc变为低电平。如图3.2.5图3.2.53约束及逻辑综合3.1 约束策略约束部分是本次课程设计的重点内容， 对于一个由时钟控制的数字逻辑电路来说，时序是最为重要的。本电路分为三个module结构（dc_top.dcLabTop和iopads）。主程序文件dc_topv为主要程序模块。输入输出PAD的文件名为iopads.v。该部分的作用

8、是选择对应的PAD将功能电路的输入输出与外部链接，种类和数量根据功能电路的接口而定，PAD的选择根据需要的电气特性从库中选择。顶层文件为dcLabTop.v，此部分内部包含了功能电路和PAD，作用为连接主程序和PAD。3.2 脚本首先是读入源代码，也就是HDL文本描述的设计文件，此处不用制定目录，Design Compiler会在搜索目录中搜索。tcl语句如下： read_verilog aa.v dcLabTop.v iopads.v 读入设计原文件后，一般设定当前设计，这样约束条件才可能有针对性的施加。tcl语句如下： current_design dcLabTop 设定当前设计后，要完成链接，也就是将设计与库链接起来，用于映射过程中搜索相应的单元，完成综合。tcl语句如下： Link 检查设计，主要完成检查转换的设计。tcl语句如下： check_design然后对设计设定时序约束，这是最重要的一项约束，用于设定设计的工作速度。针对不同的设计部分，有不同的约束方法。针对本次设计，采用全同步，双时钟工作的实际情况。以下语句设定时钟及属性、输入输出信号时间余量。设定名称为clk0的时钟，由于采用40M的时钟，为了给予一定的余量，故设定时钟周期为24ns。tcl语句如下：create_clock -name CLK -period 1000000 -waveform 500000 1000000.000 CLK 告诉综合器不要对时钟网络进行驱动，这个工作将在后续版图布局布线中进行。tcl语句如下： set_dont_touch_network get_clocks CLK设定输入信号最大时间余量。tcl语句如下：set_input_delay -clock CLK -max -rise 600000 PRESET EN1 EN2 DATAINT

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