数字电子技术基础 教学课件 ppt 作者 王友仁 等 第9章 可编程逻辑器件20101201

1、1,第九章 可编程逻辑器件,数字电子技术基础,2,第九章 可编程逻辑器件,9.1 概述 9.2 PLA与PAL 9.3 通用阵列逻辑 9.4 复杂可编程逻辑器件CPLD 9.5 现场可编程门阵列FPGA 9.6 可编程逻辑器件的开发应用,3,9.1 概述,可编程逻辑器件的发展过程 可编程逻辑器件的分类,4,可编程逻辑器件的发展过程,最早的可编程逻辑器件 可编程只读存贮器PROM 紫外线可按除只读存贮器EPROM 电可擦除只读存贮器EEPROM 特点： 只能实现简单的逻辑功能 集成度不高，资源利用率低,5,可编程逻辑器件的发展过程,通常意义上的可编程逻辑器件(PLD) PLA(可编程逻辑阵列) PAL(可编程阵列逻辑) GAL(通用阵列逻辑) 特点： 电路结构较为复杂 实现逻辑功能的基本电路：与或阵列 无法满足大规模数字系统设计的要求，只能替代固定功能的逻辑芯片,6,可编程逻辑器件的发展过程,为了弥补PLD缺陷，出现了 CPLD(Complex Programmable Logic Dvice) FPGA (Field Programmable Gate Array)。 特点： 体系结构

2、和逻辑单元灵活 集成度高以及适用范围宽。 兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。,7,可编程逻辑器件的发展过程,PAL/GAL等： 低密度、早期的PLD，在低端数字电路领域仍有大量的应用 主要是替代74系列逻辑器件 GAL器件的供应商主要是Lattice Semiconductor CPLD： 能实现的逻辑功能比PAL /GAL有大幅度提高 主要用于实现中等复杂程度、较高速度的逻辑功能 主要供应商：Altera、Lattice、Xilinx FPGA 高达千万门的集成度 应用与高速、高密度的高端数字系统设计领域 主要供应商： Altera、Lattice、Xilinx、Atmel、Actel,8,按照集成度分类,从集成度上分为 低密度可编程逻辑器件(LDPLD) 高密度可编程逻辑器件(HDPLD) PROM、PLA、PAL和GAL属于低密度可编程逻辑器件。 CPLD和FPGA属于高密度可编程逻辑器件。,9,按照集成度分类,10,按照结构分类,可编程逻辑器件都是从“与-或阵列”和“门阵列”两类基本结构发展起来的，所以又可从结构上将其分为两大类器件 ： PLD

3、器件基本结构为与或阵列的器件。PLD主要通过修改具有固定内部电路的逻辑功能来编程。 FPGA器件基本结构为门阵列的器件。FPGA主要通过改变内部连线的布线来编程。,11,按编程工艺,熔丝编程器件：由可以用电流熔断的熔丝组成。 PROM等 反熔丝编程器件主要通过击穿介质达到连通线路的目的。 Actel的FPGA器件,12,按编程工艺,SRAM大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 EEPROM大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大,13,9.2 PLA与PAL,可编程逻辑器件的基本结构 基本结构 PLD电路的符号表示 PLD器件的编程元件 可编程逻辑阵列PLA 可编程阵列逻辑PAL,14,可编程逻辑器件的基本结构,PLD器件由输入缓冲电路、与阵列、或阵列、输出缓冲电路等四部分组成,15,可编程逻辑器件的基本结构,任何组合逻辑函数均可化为与或式，用“与门-或门”二级电路实现，而任何时序电路又都是由组合电路加上存储元件(触发器)构成。 例如 由“与或阵列”直接输出就构成组

4、合方式输出 “与或阵列”送入寄存器后输出构成时序方式输出。,16,组成部分的符号表示,17,组成部分的符号表示,18,与或阵列,19,可编程元件,可编程元件有如下四种类型 熔丝(Fuse)开关 反熔丝(Antifuse)开关 浮栅编程元件(EPROM和EEPROM) 基于SRAM的编程元件。,20,可编程元件-熔丝(Fuse)开关,A,B,未烧断熔丝,烧断熔丝,21,熔丝(Fuse)开关,由可以用电流熔断的熔断丝组成 在编程时，需要保持连接的节点保留熔丝，需要去除连接的节点烧掉熔丝 熔丝开关烧断后不能够恢复，只能够编程一次 保证熔丝熔化时产生的金属物质不影响器件的其他部分，熔丝还需要留出极大的保护空间，因此熔丝占用的芯片面积大,22,熔丝(Fuse)开关,位线,字线,23,可编程元件-反熔丝开关,1.2m,场氧化物,多晶硅,介质,扩散层,24,反熔丝(Antifuse)型开关,通过击穿介质来达到连通线路 在未编程时处于开路状态，编程时，在其两端加上编程电压，反熔丝就会由高阻抗变为低阻抗，从而实现两个极间的连通，且编程电压撤除后也一直处于导通状态 反熔丝元件占用的硅片面积小，适宜做集成度

5、很高的可编程逻辑器件的编程元件,25,浮栅编程元件,EPROM的基本结构是一个浮栅管，浮栅管相当于一个电子开关，当编程电压脉冲对浮栅注入电子时，浮栅管截止(0状态)；当浮栅中的电子泄放后，浮栅管回复导通(1状态) 。,控制栅 与字线 相连，控制信息的读出和写入,浮栅 埋在二氧化硅绝缘层，处于电“悬浮”状态，不与外部导通，注入电荷后可长期保存,26,浮栅编程元件,Flotox管剖面示意图与快闪存储器(FLASH)存储单元详见第8章。,27,可编程元件,基于SRAM的编程元件,28,可编程元件,基于SRAM的编程元件 大多数FPGA用SRAM来存储配置数据，所以又称为配置存储器。 基本单元是由5个晶体管组成的存储器。 由于SRAM是易失元件，FPGA每次上电必须重新加载数据，这些加载数据一般要存放到外加的EPROM中。,29,PLA的基本结构,30,PLA,特点：与阵列、或阵列均可编程 将逻辑函数化简成最简的“与或式”，根据最简的乘积项之和表达式来构成相应的乘积项的或运算，从而减少了电路的规模。 输出端有触发器，并反馈到与阵列,31,PLA,例：用PLA实现逻辑函数,32,PAL的基本结构

6、,33,PAL器件的特点,“与或阵列”中或阵列固定、与阵列可编程的结构 为了增强电路的功能和提高使用的灵活性，增加了各种形式的输出电路和反馈结构，从而构成了不同型号的PAL器件。,34,PAL各种的输出电路1/5,专用输出结构 一个引脚只能作为输出使用,35,PAL各种的输出电路2/5,可编程输入/输出结构 通过对三态缓冲器控制端进行编程使得引脚作为输入或输出使用。,36,PAL各种的输出电路3/5,寄存器输出结构： 乘积项之和送入到受全局时钟控制的D触发器中，在时钟的上升沿到达D触发器的输出,37,PAL各种的输出电路4/5,异或寄存器输出结构： 通过异或门后送入D触发器,38,异或寄存器输出结构应用,39,PAL各种的输出电路5/5,运算选通反馈结构 该电路结构在异或寄存器结构的基础上增加了反馈选通电路。,40,PAL应用举例,试用PAL16L8实现22乘法器(输入A1A0和B1B0分别为两位二进制数，输出为结果F3F2F1F0)。 逻辑方程为：,41,PAL应用举例,42,GAL概述,由可编程的与阵列去驱动固定的或阵列 GAL器件的每个输出引脚都接有一个输出逻辑宏单元OLMC(O

7、utput Logic Macro Cell)， 基本组成结构,43,GAL的组成,8个输入缓冲器(29脚)与8个反馈/输入缓冲器 88个与门可形成与阵列的64个乘积项 8个输出逻辑宏单元OLMC 系统时钟CLK(脚1)输入缓冲器 三态输出缓冲器的公用使能信号OE(脚11)的输入缓冲器,44,输出逻辑宏单元OLMC,三态数据 选择器,乘积项数据选择器,45,输出逻辑宏单元OLMC,八输入或门G1同“与阵列” 实现“与或”逻辑。 异或门G3是极性控制门。 D触发器对异或门的输出起记忆作用，使OLMC组成时序逻辑电路。 四个数据选择器 乘积项数据选择器PTMUX 三态数据选择器TSMUX 反馈数据选择器FMUX 输出数据选择器,46,OLMC的5种组态,GAL16V8的OLMC(n)宏单元有5种组态 专用输入组态 专用输出组态 复合输入输出组态 寄存器组态 寄存器组合I/O组态,47,专用输入组态,在专用输入组态下OLMC的输出三态门被禁止，此时只能接收相邻OLMC的输出，即本级OLMC成为专用输入组态。 三态门的禁止使得输出通道上的全局控制信号如CLK、OE信号不再起作用。 编号为15和

8、16的OLMC没有接至相邻输出逻辑宏单元的连线，因此这两个输出逻辑宏单元用作专用输入组态时，不能作为相邻OLMC的输入信号使用。,48,专用输出组态,不受全局信号CLK和OE的控制 没有反馈到输入的与或阵列 电路只用作输出，而且D触发器的输出被旁路，因此专用输出组态是组合输出,49,反馈选通组合输出组态,选通的含义是指乘积项之和经过异或门送入三态缓冲器，该三态缓冲器受第一个乘积项的控制选通输出。,50,寄存器输出组态,乘积项数据选择器选择第一乘积项作为或门输入；输出数据选择器选择D触发器的输出送入三态缓冲器，且三态缓冲器由全局使能信号来选通,51,时序电路组合输出组态,至少有一个宏单元为寄存器输出模式，输出极性由XOR(n)来定,52,CPLD的基本结构与功能,CPLD的基本组成 可编程I/O单元 可编程连线资源 若干基本逻辑单元组成的逻辑块,53,CPLD的基本结构与功能,基本逻辑单元是宏单元(Macro Cell)，宏单元的数量是器件容量的指标之一； 宏单元由“与或阵列”以及多路选择器等组成。其中“与或阵列”是实现逻辑运算中“与”、“或”运算。在表达式的形式上就是乘积项的累加和。

9、CPLD基于乘积项结构实现逻辑功能。,54,宏单元,55,CPLD的基本结构与功能,CPLD内部也有一些可编程的触发器，包含时钟、复位/置位等功能。 CPLD也能实现时序逻辑电路。 触发器一般指D触发器 触发器的可编程是指对clk、en、clear、preset进行编程。,56,可编程资源,57,CPLD的基本结构与功能,CPLD内部的逻辑资源通过可编程连线连接在一起。 CPLD的互联资源比较缺乏，且连线相对固定，因此CPLD的输入管脚到输出管脚的延时是可预测的，被称为Pin to Pin延时，该参数反映了CPLD器件可以实现的最高频率，也就表明了CPLD器件的速度等级。,58,可编程连线,ALTERA公司的可编程连线通过一个门控电路来实现,59,CPLD的基本结构与功能,可编程输入输出单元 输入输出控制单元将每一根引脚独立配置成输入、输出或双向工作方式。 所有I/O引脚都有一个三态缓冲器。,60,CPLD的基本结构与功能,总结 CPLD通过“与或阵列”实现逻辑函数功能； 既能实现组合逻辑，也能实现时序逻辑； CPLD的时钟、使能、复位等信号一般是全局信号，因此设计中不要任意使用时钟、使能、复位等信号； 由于内部互联并不灵活，因此会出现内部资源充足，而设计不能编译适配的状况(需要优化设计) I/O引脚既能作为输入也能作为输出。 CPLD的制造工艺是EEPROM。,61,ISP在线可编程技术,ISP允许器件在焊接到PCB板上之后对其进行编程以及根据需要重新进行编程,62,ISP接口,ISP的专用引脚 编程模式控制(TMS) 编程时钟(TCK) 编程数据输入(TDI) 编程数据输出(TDO) 接口形式 JTAG接口,63,ISP的优越性,64,Altera公司的MAX系列CPLD,65,MAX系列CPLD引脚的分类,全局信号 专用引脚 通用输入输出引脚 电源与地,66,MAX系列CPLD引脚的分类,全局信号 INPUT/GCLK1 全局时钟信号 INPUT/GCLRn 全局清零信号 INPUT/OE1 全局使能信号 INPUT/OE2/GCLK2 全局使能/时钟信号,67,MAX系

《数字电子技术基础 教学课件 ppt 作者 王友仁 等 第9章 可编程逻辑器件20101201》由会员E****分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 王友仁 等 第9章 可编程逻辑器件20101201》请在金锄头文库上搜索。