数字电子技术项目教程 教学课件 ppt 作者 邱丽芳 项目2-5多功能抢答器的设计与制作

1、学习情景五 多功能抢答器的设计与制作,1、会测试中规模集成电路的逻辑功能； 2、能查阅手册，了解常用中规模集成电路的逻辑功能； 3、会用中规模集成电路设计出一定功能的组合逻辑电路； 4、能用中规模集成电路及其基本门电路制作出四人抢答器。,学习目标,1、能够用中规模集成电路实现组合逻辑电路； 2、设计并制作出四人抢答器。会使用寄存器和锁存器。,工作任务,抢答器是竞赛问答中一种常用的必备装置，从原理上讲，它是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。在学习情景一中我们设计了简单的抢答器，但是它不能完全满足实际需要，目前在一些竞赛场合，需要增加对应的功能，这就需要大家根据功能需要，选择合适的逻辑电路，采用一定的方法设计出新的电路。,问题引入,前面介绍的用小规模集成电路设计组合逻辑电路的方法是数字系统的设计基础，但比较繁琐。电路也复杂。如采用中规模集成电路（又称MSI）设计时，不仅可减少设计工作量，避免或减少设计引起的错误，而且还可简化电路结构，减少使用集成芯片数和连线，缩小体积，减少功耗，提高电路的工作可靠性不用MSI设计组合逻辑电路时，最简的含意是所用MSI芯片数最少、品种规格

2、最少、芯片间的连线最少。这里主要介绍用数据选择器和译码器等设计组合逻辑电路的方法。,任务1 中规模集成电路实现组合逻辑电路,学一学用数据选择器实现组合逻辑功能,任何一个逻辑函数都可写成最小项表达式，而数据选择器的输出为地址输入变量和数据的函数，它实际上是一个逻辑函数的最小项输出器。因此，数据选择器常用来实现多个输入变量单输出的逻辑函数。 1当逻辑函数中的变量数等于数据选择器地址输入变量数时，可直接有序地接数据选择器的地址输入端,【例5.1】用数据选择器实现逻辑函数,。,解：此题可采用卡诺图法和代数法求解。 （1）卡诺图法： 1）根据逻辑函数确定数据选择器的规模。由于逻辑函数Y中有A、B、C三个变量，故可选用8选1的数据选择器CT74LS151来实现该逻辑函数，其3个地址输入变量A2、A1、A0正好与A、B、C三个变量相对应，并设A2=A、A1=B、A0=C。,2）画出逻辑函数Y和8选1数据选择器的输出函数Y的卡诺图。逻辑函数,的卡诺图如图2-5-1（a）所示。而CT74LS151的输出函数的卡诺图如图2-5-1（b）所示。 3）比较逻辑函数Y和Y的卡诺图。设Y=Y，对比图2-5-1（a

3、）和（b）两个卡诺图可得,D2=D4=0 D0=D1=D3=D5=D6=D7=1,（a） （b） （a） Y的卡诺图；（b） Y的卡诺图 图2-5-1 【例5.1】的卡诺图,4）画逻辑图。根据上式可画出图2-5-2所示的逻辑图。 （2）代数法： 1）根据逻辑函数确定数据选择器的规模。选用8选1数据选择器，并设A2=A、A1=B、A0=C 2）写出逻辑函数Y的最小项表达式和CT74LS151的输出Y的函数表达式。,Y =,Y=,3）比较Y和Y两式中各最小项的对应关系。设Y=Y，数据选择器输出函数中，包含有逻辑函数中的最小项时相应的数据取1，否则取0则 D2=D4=0 D0=D1=D3=D5=D6=D7=1,4）画逻辑图。根据上式可画出用CT74LS151实现,的逻辑图，见图2-5-2。,图2-5-2【例5.7】的逻辑图,2.当逻辑函数中的变量数比数据选择器的地址输入变量数多时，应分离出接地址端的变量，而将余下的变量一定要求接到数据选择器的数据输入端上 【例5.2】试一片双4选1数据选择器CC14539和非门构成一位全加器。 解：（1）分析设计要求，建立真值表。设在第i位的二进制数相加，输

4、入变量为被加数Ai，加数Bi，考虑低位的进位（Ci-1），输出函数为本位和为Si，向相邻高位的进位为其真值表见表2.5.1。,表2.5.1全加器的真值表,（2）根据真值表写出输出逻辑函数的最小项表达式。由表2.5.1可写出全加器的输出逻辑函数式为,（3）写出数据选择器的输出逻辑函数，并与全加器输出逻辑函数相比较。双4选1数据选择器CC14539的输出逻辑函数式为,设Ai=A1、Bi=A0，比较Si与1Y，Ci与2Y中各项的对应关系 当Si=1Y时,=1D0=1D3,=1D1=1D2,当Ci=2Y时,=2D1=2D2 2D0 =0 2D3 =1,（4）画逻辑图。根据上两式可画图2-5-3所示的用双4选1数据选择器构成的全加器。,图2-5-3 用双4选1数据选择器构成的全加器,3.当逻辑函数中的变量数比数据选择器的地址输入变量数步时，可将多余地址输入端接地或接1,图2-5-4 【例5.3】连线图,【例5.3】试用8选1数据选择器实现逻辑函数Y=A+B。 解：（1）写出逻辑函数的最小项表达式,（2）将8选1数据选择器的输出函数式Y写成与Y表达式对应的形式。8选1数据选择器选用CT74LS15

5、1。设A2=0时，则,（3）比较Y和Y两式中各最小项的对应关系。设Y= Y、A1=A、A0=B，则,D0 =0 D1=D2=D3 =1,（4）画逻辑图。根据上式可画出用CT74LS151实现Y=A+B的逻辑图，见图2-5-4所示。,学一学用译码器实现组合逻辑功能,由于n个输入变量的二进制译码器有2n个输出端，每个输出端对应于n个输入变量的一个最小项，而任何逻辑函数都可表示为最小项之和。因此，用译码器和门电路便可实现任何组合逻辑函数，尤其便于实现多输出的逻辑函数。,用译码器实现逻辑函数时，其输入变量数必须和逻辑函数的变量散相同。而且要将逻辑函数变换为最小项表达式。通常有几个输出函数就需几个逻辑门。当译码器输出高电平有效时，多选用或门；输出低电平有效时，多选用与非门。 【例5.4】试用译码器和门电路实现逻辑函数,解：(1)求逻辑函数的最小项表达式如下,=m1+m3+m5+m6+m7,(2)根据逻辑函数的变量数确定译码器规模。由于Y如3变量A、B、C的逻辑函数，故用3线8线译码器，现选用CT74LS138，并设A2=A、A1=B、A0=C。,图2-5-5 用CT74LS138实现,的逻辑图,

6、3)根据译码器的输出电平确定逻辑门。由于CT74LS138输出低电平有效故输出函数可选用与非门实现,(4)画逻辑图。将CT74LS138输出逻辑函数式和上式进行比较，可得输出逻辑函数为,根据上式可画出用CT74LS138实现,的逻辑图，如图2-5-5所示。,【例5.5】试用译码器和与非门实现下面多输出逻辑函数。,解：(1)求逻辑函数的最小项表达式如下,(2)根据逻辑函数的变量数确定译码器规模。由于Y如3变量A、B、C的逻辑函数，故用3线8线译码器，现选用CT74LS138，并设A2=A、A1=B、A0=C。,(3)根据译码器的输出电平确定逻辑门。由于CT74LS138输出低电平有效故输出函数可选用与非门实现,(4)画逻辑图。将CT74LS138输出逻辑函数式和上式进行比较，可得输出逻辑函数为,根据上式可画出用CT74LS138实现函数逻辑图，如图2-5-6所示。,图2-5-6 用CT74LS138实现【例5.5】的逻辑图,学一学用加法器实现组合逻辑功能,如果要产生的逻辑函数能化成输入变量与输入变量或者输入变量与数量在数值上相加的形式，这时用加法器来设计这个组俞逻辑电路往往会非常简单。,

7、【例5.6】设计一个代码转换电路，将BCD代码的8421码转成余3码。 解：以8421码为输入、余3码为输出，即可列出代码转换电路的逻辑真值表，如表2.5.2所示。 仔细观察一下表2.5.2,Y3Y2Y1Y0=DCBA+0011,其实这也正是余3代码的特征。根据上式用一片4位加法器CT74LS83便可接成要求的代码转换电路，如图2-5-7所示。,表2.5.2 【例5.6】逻辑转换真值表,图2-5-7 用加法器实现代码转换电路,以上介绍了用中规模集成电路MSI设计组合逻辑电路的实例，从中可以归纳出设计方法为：将逻辑表达式变换成与MSI的输出表达式相类似的形式，然后进行对比，得出MSI输入信号，对不用的输入端进行接“1”或接“0”处理。,学一学组合逻辑电路中的竞争冒险现象,竞争险现象及其产生原因 （1）竞争冒险现象 前面所述的组合逻辑电路的分析与设计是在理想条件下进行的，忽略了门电路对信号传输带来的时间延迟的影响。数字逻辑门的平均传输延迟时间通常用tpd表示，即当输入信号发生变化时，门电路输出经tpd时间后，才能发生变化。这个过渡过程将导致信号波形变坏，因而可能在输出端产生干扰脉冲(又称毛

8、刺)，影响电路的正常工作，这种现象被称为竞争冒险。,（2）产生竞争冒险现象的原因 每个门电路都具有传输时间。当输入信号的状态突然改变时，输出信号要延迟一段时间才改变，而且状态变化时，还附加了上升、下降边沿。在组合电路中，某个输入变量通过两条或两条以上途径传到输出门的输入端。由于每条途径的传输延迟时间不同，信号达到输出门的时间就有先有后，信号就会产生“竞争”。在图2-5-8中，A信号的一条路经是经过G1、G2两个门达到G4的输入端，A信号的另一条途径是经过G3一个门到达G4的输入端。若这4个门G1G4的平均时间tpd相同，则A2信号先于A1信号到达G4的输入端；如果G1、G2两个门的传输时间较短，而G3的传输时间较长，则又可能是A2信号后于A1信号到达G4的输入端，从而产生竞争现象。,图2-5-8(b)中，在理想情况下,，但由于A2、A1延迟时间不同，在图中F的波形，产生了一个负脉冲，这就是说电路产生了“干扰脉冲”。 如果将图2-5-8中的G4门换成或非门，在理想情况下 。但由于A2、A1延迟时间不同，在输出端也会产生干扰脉冲。如图2-5-8(c)所示，产生一个正干扰脉冲，电路产生了“冒

9、险”。综上所述，冒险的产生主要由 ， 引起的。 需要指出的是：有竞争未必就有冒险，有冒险也未必有危害，这主要决定于负载对于干扰脉冲的响应速度，负载对窄脉冲的响应越灵敏，危险性也就越大。,（a）逻辑图 （b）G4为与非门产生干扰脉冲；（c）G4为或非门产生干扰脉冲 图2-5-8产生竞争冒险现象的原因,2.判断竞争冒险的方法 判断一个电路是否可能产生冒险的方法有代数法和卡诺图法。 （1）代数法 在图2-5-8中，A变量以原变量A1和反变量A2出现，就具备了竞争条件。去掉其他变量，留下具有竞争能力的变量，并得到如下表达式，就产生冒险。,当F=,时，产生“0”冒险； 当F=,时，产生“1”冒险。,【例5.7】判断,是否存在竞争冒险。,解：分析F表达式中各种状态： 当 B=0，C=0时，F=A； B=0，C=1时，F=1； B=1，C=0时，F=,，出现“0”冒险； B=0，C=0时，F=,。,当 A=0，B=0时，F=C； A=0，B=1时，F=1； A=1，B=0时，F=,，出现“0”冒险； A=1，B=1时，F=,。,当 C=0，A=0时，F=B； C=0，A=1时，F=1； C=1，A=0时，F=,，出现“0”冒险； C=1，A=1时，F=,。,该逻辑函数将出现“0”冒险。,【例5.8】判断F=(A+C)(A+B)(B+C)是否存在竞争冒险。 解：分析F表达式中各种状态：,当 A=0，B=0时，F=0； A=0，B=1时，F=C； A=0，B=0时，F=C； A=0，B=0时，F=1。 当 B=0，C=0时，F=0； B=0，C=1时，F=A； B=1，C=0时，F=A； B=1，C=1时，F=A。 总之，该逻辑函数不会出现竞争冒险。,（2）卡诺图法 判断冒险的另一种方法是卡诺图法。其具体方法是：首先作出函数卡诺图，并画出和逻辑表达式中各“与”项对应的卡诺图。然后观察卡诺图，若发现某两个卡诺图存在“相切”关系，即两个卡诺圈之间存在不被同一个卡诺圈包含的相邻最小项，则该电路可能产生冒险，下面举例说明。,图2-5-9 【例5.9】卡诺图,【例5.9】已知某逻辑电路对应的逻辑表达式,，试判断该

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