微型计算机原理及应用 教学课件 ppt 作者 张彦斌 yw_3_01
16页1、2019/5/25,1,微机存储器系统的体系结构 三级(Cache-主存-辅存) 两种存储层次(“Cache-主存”与“主存-辅存”) 存储器与CPU的连接 芯片存储容量与存储器容量 存储器芯片组及其与CPU的连接 p.87 图312(b) 地址线的连接选片与选址 存储器芯片的片选信号编址方法:线选法、译码法 高速缓存和虚拟存储器概念 局部性原理、存储调度与地址变换,第3章 半导体存储器,2019/5/25,2,3.1 存储器体系的分级结构(p.69),(p.97) 图3-23,2019/5/25,3,1、两种存储层次: (1)主存与辅存 通过软硬件结合,形成主存和辅存统一的存储器系统。从而较好地解决存储器大容量与其低成本的矛盾。 (2)高速缓存储存器(Cache)与主存 完全由硬件实现“Cache-主存”地址变换和调度,解决了存储速度与成本之间的矛盾。,3.1 存储器体系的分级结构(续),2019/5/25,4,2、,(1) 存储容量 M: M=字数字长= 2PN (bit), 通常N1,2,4,8 (2) 地址选择线:A0AP1 (3) 数据I/O线: D0DN1,存储体 M,地
2、址 译 码 器,读 写 驱 动 器,A0 | Ap-1,D0 | DN-1,2、内存储器的基本结构(p.72图3-3),3.1 存储器体系的分级结构(续),读写控制,2019/5/25,5,例:若存储系统的存储容量为4096个字,即按字长16位计算 存储容量409616 bit 若以字节(Byte,简称B)为单位计算,则 存储容量409628 bit 8192字节8KB 目前,微机系统中均按字节为单位编排存储单元的地址,存储器系统的容量也以字节为单位(KB、MB;GB、TB)。,3.1 存储器体系的分级结构(续),2019/5/25,6,3. 2 存储器与CPU的连接(p.83),图3-11:总线负载、速度匹配、地址分配、信号连接 1、芯片组的概念 当存储器芯片的I/O数据线少于8位时,可通过由若干个同类芯片组成8位数据线后,再与CPU的数据总线相连,而将这一组芯片称为芯片组。 当芯片存储容量为2P8 (bit)时,单片即可组成一个芯片组(p.74,Intel 6116 2K8 bit); 当芯片存储容量为2PN (8)时, 一个芯片组的芯片数 n=8N。 (p.16:16K1,64K
3、 1),2019/5/25,7,存储器芯片组与CPU的连接 p.87 图312(b),片选信号由高位 地址译码产生,3. 2 存储器与CPU的连接(续),1K4,1K4,D0,D7,A0,A9,CPU读写控制信号 WE,片内地址线: 1K=210,芯片组容量: (1K4)21KB,CS,2019/5/25,8,3 . 2 存储器与CPU的连接(续),单片容量 片/芯片组 存储容量 1K4 2 (1K4)2bit=1KB 2K8 1 2K8bit=2KB 16K1 8 (16K1)8bit=16KB 存储器系统容量: 8片1K4的芯片(1K4)2)4=4KB 8片2K8的芯片(2K8)8=16KB 8片16K1的芯片16K8)=16KB,2019/5/25,9,3. 2 存储器与CPU的连接(续),2、地址线的连接选片与选址(p.87) 对于较大的存储器系统,其地址空间可由若干存储器模块组成。这时,地址线的编排原则是: 低位选址、高位选片 低位选址由低位地址线满足每个芯片组内的选址需要。 高位选片由剩余的高位地址线用于各个芯片组的选择。,2019/5/25,10,3、存储器芯片的片选信号
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