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EDA技术实用教程 工业和信息化普通高等教育“十二五”规划教材立项项目 教学课件 ppt 作者 朱娜 张金保 王志强 李建利 第7章Altera的IP工具

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  • 上传时间:2019-05-25
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    • 1、第7章 Altera的IP工具,7.1 基本概念,7.1.1 IP的概念 IP(Intellectual Property)就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP、PLD等芯片当中的预先设计好的电路功能模块。在可编程逻辑器件( PLD)领域,IP核是指将一些在数字电路中常用但比较复杂的参数可修改的功能块,如DDS、RAM模块、除法器等,让其用户可以直接调用。,根据实现的不同,IP可以分为软IP、固IP和硬IP。 软IP:用硬件描述语言(HDL)形式描述功能块的行为,但并不涉及用电路实现这些行为。软IP与应用软件的开发过程类似,只是所需的开发软、硬件环境要求较高,尤其是EDA工具软件价格很昂贵。软IP的特点是设计周期短、设计投入少,为后续设计留有很大的发挥空间,增大了IP的灵活性和适用性。缺点是设计中会有一定比例的后续工序无法适应软IP设计,造成一定程度的软IP修改。,固IP:完成了综合的功能块,有较大的设计深度,以网表的形式提交用户使用。 硬IP:提供设计的最终阶段产品掩膜(mask)。随着设计深度的提高,后续工序所需要做的事情

      2、就越少,灵活性也就降低。,7.1.2 Altera可提供的IP,1基本宏功能(Megafunction/LPM) (1)算术组件:包括累加器、加法器、乘法器和LPM算术函数等。 (2)组合电路:包括多路选择器、比较器和LPM门等。 (3)I/O组件:包括时钟数据恢复(CDR)、锁相环(PLL)、双数据速率(DDR)、千兆位收发器件(GXB)、LVDS接收器和发送器、PLL重新配置和远程更新宏功能模块。 (4)存储器编译器:包括FIFO、RAM和ROM宏功能模块等。 (5)存储组件:包括存储器、移位寄存器宏模块和LPM存储器函数。 (6)非Altera的LPM库的各类专业核,如各类单片机IP。,2Altera的IP核与AMPP IP核(MegaCore) Altera的MegaCore可以分为以下4大类: (1)数字信号处理类:Color Space Converter、DSP Builder、FIR、FFT、Reed Solomon、Virterbi、Turbo Encoder/Decoder、NCO; (2)通信类:UTOPIA2、POS-PHY2、POS-PHY3、SONET Fr

      3、amer、Raipid IO、8B10B; (3)接口和外设类:PCI MT32、PCI T32、PCI MT64、PCI32 Nios Target、DDR Memory I/F、Hyper Transport; (4)微处理器类:Nios/Nios II、SRAM interface、SDR DRAM Interface、FLASH Interface、UART、SPI、Programmable IO 、SMSC MAC/PHY I/F。,使用Altera的IP或AMPP的IP的开发步骤如下: 下载MegaCore的安装程序并安装; 打开IP Toolbench; 定制要生成IP的参数; 产生IP的封装和网表文件; 产生并进行功能仿真; 把IP的封装文件和网表文件放在设计工程中并实现设计; 下载到器件中做验证和调试; 购买许可证。,3MegaWizard管理器 为了方便用户使用宏功能模块,Quartus II软件为用户提供了“MegaWizard Plug-In-Manager”,即MegaWizard管理器。它可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件,然后可以在用

      4、户自己的设计文件中对这些IP模块文件进行实例化。这些自定义宏功能模块变量基于Altera提供的宏功能模块,包括基本宏功能、MegaCore和AMPP函数。,7.2 Altera基本宏功能设计实现,使用Altera的基本宏功能时,有以下几种方法: (1)通过Altera的IP工具Mega Wizard管理器定制基本宏功能参数,生成一个封装文件并调用该封装文件; (2)在设计代码中对宏功能模块直接进行参数化调用; (3)可以根据代码中的HDL语言描述,Quartus II集成的综合器或第三方综合器推出一些基本宏功能,如计数器,乘法器和RAM等。,7.2.1 基本宏功能定制,Mega Wizard管理器允许用户选择基本宏功能模块,向导将提供一个供自定义和参数化宏功能模块使用的图形界面,用户可以为其选择合适的参数和需要的输入输出端口设置,再生成用户设计所需的模块文件,确保用户正确设置所有宏功能模块的参数。,Mega Wizard启动窗口,用户可以选择进行以下的操作模式: (1)创建一个新的宏功能(Create a new custom mega function variation):用户可以

      5、创建一个新的基本宏功能、设置参数、生成输出的文件; (2)编辑一个已存在的宏功能(Edit an exiting custom mega function variation):用户可以打开一个已存在的宏功能文件,对参数进行重新设置,生成新的文件; (3)拷贝一个已存在的宏功能(Copy an exiting custom。Mega function variation):用户可以根据一个已存在的宏功能文件,做一份拷贝,拷贝文件可以在原文件的基础上做一些参数的修改。,单击next按钮,进入宏功能模块选择窗口,以一个FIFO为例说明下步的操作 单击next按钮,进入参数设置的页面,单击【Documentation】弹出一个选项,点击【Generate Sample Waveforms】,产生当前MY_FIFO设置的时序图,用户可以根据这个波形图检查所产生的功能是否与预期的一致,单击【scfifo Magefuction online Help】,弹出Quartus II的帮助文件详细介绍了目前所用的基本宏功能模块的情况,一直点击next,进入page8,MegaWizard可以产生的文件

      6、类型,7.2.2 基本宏功能实现,在Quarrus II中使用基本宏功能模块设计项目的步骤如下: 建立一个Project; 使用MegaWizard管理器定制宏功能模块; 实例化定制的宏功能模块; 继续完成设计的其他部分; 对设计进行RTL功能仿真; 逻辑综合; 布局布线; 时序分析。,1)实例化MY_FIFO 首先在Quartus II中建立一个project,这里我们建立一个名称为test的Project,器件选择为“Cyclone”,其他参数取默认值。 工程建立后,Quartus II会打开工程test。运行【File】/【New】命令,在弹出的新建文件窗口中选择“Block Diagram/Schematic File”,生成一个.bdf顶层设计文件。运行【File】/【Save As】命令,打开【保存为】窗口,在文件名输入框中输入“test”。 按照上节7.2.1中讲述的步骤使用MegaWizard管理器生成一个FIFO宏功能模块MY_FIFO并添加进工程中。,在test.bdf窗口中添加MY_FIFO模块,添加完MY_FIFO模块后,为MY_FIFO模块添加输入输出管脚,2

      7、)功能仿真(RTL仿真) 在Quartus II下,保持test.bdf为活动窗口状态,运行【File】/【Create/Update】【Create HDL Design File for Current File】命令,在弹出的窗口中选择文件类型为VHDL或Verilog HDL,即可输出test.vhd或test.v顶层文件,3)综合和实现 使用Quartus II集成的综合工具直接实例化Mega Wizard生成的封装文件MY_FIFO.vhd,并将其加入当前工程中。 在用Quartus II布线时,必须把封装文件加入到工程中,Quartus II会在其自带的基本宏功能的库中自动寻找封装文件(Wrapper file)中实例化的基本单元scfifo,把其对应的scfifo.tdf(AHDL)通用可参数化网表融合到用户的设计中,然后Quartus II工具就可以对整个设计进行布局布线了。 当基本宏功能的网表(tdf)和设计中其他逻辑的网表合成一个网表后,Quartus II的实现工具可以根据新的网表来布局布线,实现到目标器件中,而有些与器件相关的宏功能,如DSP功能,在不同器件中

      8、可以选择不同的实现资源。,4)门级仿真和验证 宏功能实现在具体的芯片中以后就与整个设计合为一体,所以在进行门级仿真时,可以由Quartus II软件输出一个模型文件(.vo或.vho)和延时文件(.sdo),该模型文件中包含的基本单元就在门级仿真库文件中。它可以在第三方的工具中仿真,也可以直接在Quartus II的仿真器中仿真。 Altera的每个FPGA系列都有其独立的门级仿真模型,保存在Quartus II工具安装目录 下的“edasim_ lib”目录中。其中,VHDL语言的仿真模型文件为apex20ke_atoms.vhd、 cyclone_atoms.vhd、stratix_atoms.vhd等。Veilog HDL语言的仿真模型文件为apex20ke_atoms.v、cyclone_ atoms.v、stratixatoms.v等。,7.2.3 设计实例,8位乘法累加器顶层设计,1)加法器模块调用设置 LPM宏功能块设定,选择16位加法工作方式,选择有符号加法操作类型输入,选择流水线方式,2)乘法器模块调用设置 选择有符号乘法器模式,并用专用乘法器模块构建乘法器,选择2级

      9、流水线乘法模式,3)寄存器模块的调用 与上面类似,在图7-12所示对话框的左栏中选择Storage中的LPMFF,即可调用寄存器模块:FF8B。最后根据图7-11所示连接好电路图。下面进行全程编译和仿真测试。,4)资源利用情况 编译报告,7.3 Altera IP核设计实现,7.3.1 IP核定制 在窗口中显示的IP核,单击next 按钮,出现IP Toolbench的界面,单击about 按钮,会出现一个显示该IP核基本信息的页面,包括版本信息、支持的器件等,单击Documentation按钮,会出现一个与该IP核相关的文档列表页面,根据需要设置IP核的模式参数,在此我们选择Encoder、Register inputs/outputs。点击next,选中Generate simulation model 和generate netlist按钮,点击next。,IP核的产生过程,最后生成的IP核文件包括封装文件、加密网表文件、仿真模型和仿真向量文件等,7.3.2 IP核实现,1)创建工程、文件并添加IP核 与前面基本宏功能实现类似,2)功能仿真 对生成的IP核做功能仿真,可以使用IP Toolbench生成的ENC_tb.vhd,它是一个仿真激励文件(testbench),或用户自己写testbench文件。再加上ENC.vho(VHDL) 或ENC.vo( Verilog)这样的IP核仿真模型文件。仿真激励文件产生各种各样的激励,送给仿真模型文件,然后观察仿真模型文件的输出是否正确。 ENC.vo或ENC.vho文件是个只能用于仿真的模型,不能用来综台实现,可以使用第三方的HDL仿真工具来仿真这个模块。,3)综合与实现 以VHDL为例,如果用户使用第三方综合工具综合该IP模块,首先需要在用户设计中实例化该IP核,然后把ENC_bb.vhd作为设计文件加入到综合工程中。综合生成整个工程的网表文件后,在Quartus II工具中实现时,需要把该网表加入到工程中。同时,必须把IP核的封装文件(ENC.vhd文件)和其中实例化的加密网表文件(LENC_aot1151 enc8b10b.vhd)加入到工程中。,4)仿真 布局布线之后就可以在Quartus II中做门级的时序或功能

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