数字电子技术基础 教学课件 ppt 作者 潘明 潘松 第6章

1、第6章,触发器及含触发器的PLD,6.1 触发器概述,含有触发器的逻辑电路称为时序逻辑电路，其特性结构决定了电路具有如下特征： 电路由组合电路和存储电路组成，具有对过去输入保持记忆的功能； 电路中包含反馈回路，通过反馈使电路功能与“时序”相关； 电路的输出由电路当时的输入情况和状态(对过去输入记忆的结果)共同决定。,6.2 RS触发器,6.2.1 基本RS触发器,图6-1 两种不同逻辑门组成的基本RS触发器,6.2.1 基本RS触发器,表6-1 或非门组成的基本RS触发器的真值表,表6-2 与非门组成的RS触发器的真值表,6.2 RS触发器,6.2.1 基本RS触发器,图6-2 基本RS触发器的仿真波形图,(a)或非门组成的基本RS触发器的波形图 (b)与非门组成的基本RS触发器的波形图,6.2.2 钟控RS触发器,6.2.2 钟控RS触发器,表6-3 钟控RS触发器状态转换真值表,6.2.2 钟控RS触发器,图6-4 RS触发器“空翻”波形图,6.2.3 RS触发器的应用,（a）,图6-5 开关触点抖动消除电路,6.3 D触发器,6.3.1 电平触发型D触发器,图6-6 D触发器,（

2、a）电路结构 （b）逻辑符号,表6-4 D触发器真值表（CP=1时）,6.3.1 电平触发型D触发器,图6-7 例6-1的电路图与时序波形图,【例6-1】电平触发型D触发器的电路如图6-7所示，D为输入信号，CP为时钟信号，设初始状态为0，确定输出端Q的波形。 解： 在CP=1时，Q输出端的信号总是和D输入信号相同；而在CP=0时，Q的输出保持原来的状态不变。故Q输出波形如图6-7所示。这可以用QuartusII来验证。,6.3.2 边沿触发型D触发器,Q,6.3.2 边沿触发型D触发器,Q,图6-9 74LS74结构图 图6-10 7474的内部结构带异步清零端和异步置1端的边沿D触,6.3.2 边沿触发型D触发器,Q,【例6-2】图6-11中为上升沿触发型D触发器的输入信号和时钟脉冲波形，设触发器的初始状态为0，确定输出信号Q的波形。 解： 把握边沿触发型D触发器工作特性的关键是，确认每个时钟脉冲CP上升沿之后的输出状态等于该上升沿前一瞬间D信号的状态，此状态将保持到下一个时钟脉冲CP上升沿到来时。由此可画出输出Q的波形如图6-11所示。,图6-11 例6-2波形图,Q,【例6-3

3、】图6-12为边沿D触发器构成的电路图，设触发器的初始状态Q1Q0=00，试确定Q0及Q1在时钟脉冲作用下的波形（参考图6-13）。最后用QuartusII的时序仿真器验证，设目标器件是EP2C5T144C8。,图6-12 例6-3电路 图6-13 例6-3波形图,解：由于两个D触发器的输入信号分别为另一个D触发器的输出，因此在确定它们的输出端波形时，应分段交替画出Q0及Q1的波形（图6-13）。 第1个CP脉冲到来时，初始状态Q1Q0=00，D0=1，D1=0，因此Q0=1，Q1=0； 第2个CP脉冲到来时，现态Q1Q0=10，D0=1，D1=1，因此Q0=1，Q1=1； 第3个CP脉冲到来时，现态Q1Q0=11，D0=0，D1=1，因此Q0=0，Q1=1； 第4个CP脉冲到来时，现态Q1Q0=01，D0=0，D1=0，因此Q0=0，Q1=0 。,6.4 主从触发器,6.4.1 主从RS触发器,Q,图6-14 主从RS触发器,6.4.1 主从RS触发器,Q,工作原理可简述为：,（1）CP=1期间：,（6-3）,（3）CP=0期间：,6.4.2 主从JK触发器,Q,图6-15 主从JK

4、触发器,6.4.2 主从JK触发器,Q,表6-5 主从JK触发器状态转换真值表（CP下降沿时）,（6-5）,6.4.2 主从JK触发器,Q,图6-16 主从JK触发器时序图,在第1个CP高电平期间，J1，K0，Qn+1 为1； 在第2个CP高电平期间，J0，K1，Qn+1 置为0； 在第3个CP高电平期间，J1，K1，Qn+1 翻转为1； 在第4个CP高电平期间，J0，K0，Qn+1保持不变.,6.4.3 边沿触发型JK触发器,Q,图6-17 下降沿触发的JK触发器,6.4.3 边沿触发型JK触发器,Q,图6-18 下降沿触发型JK触发器内部结构,6.4.3 边沿触发型JK触发器,Q,图6-19 触发器74LS73和74LS76,6.4.3 边沿触发型JK触发器,Q,图6-20 双上升沿JK触发器74LS73的内部结构,6.4.3 边沿触发型JK触发器,Q,图6-21 上升沿JK触发器的仿真波形,6.4.3 边沿触发型JK触发器,Q,图6-22 例6-4波形图,【例6-4】设上升沿JK触发器的初态为0，输入信号波形如图6-21所示，试画出它的输出波形。 解： （1）以时钟CP的上升降沿

5、为基准，划分时间间隔，CP上升沿到来前为现态，上升沿到来后为次态； （2）每个时钟脉冲上升沿到来后，根据触发器的特性方程或状态转换真值表确定其次态。输出波形如图6-21所示。,Q,图6-23 例6-5电路图,【例6-5】设上升沿JK触发器电路如图6-22所示，其初态为0，输入信号波形如图6-23所示，试画出它的输出波形。,解：,图6-24 例6-5仿真波形图,6.4.3 边沿触发型JK触发器,Q,图6-25例6-6逻辑电路图,【例6-6】边沿JK触发器FF0和FF1的连接如图6-24所示，设两个触发器的初始状态都是0状态，试确定输出端Q1、Q0的波形，并写出由这些波形所表示的二进制序列。最后用QuartusII的时序仿真器验证，设目标器件是EP2C5T144C8。,解：,图6-26 例6-6输出波形,6.4.3 边沿触发型JK触发器,6.5 不同类型触发器的相互转换,Q,6.5.1 D触发器转换为JK、T和T触发器,图6-27 用D触发器构成的JK触发器,1D触发器转换成JK触发器,Q,6.5.1 D触发器转换为JK、T和T触发器,表6-6 T触发器真值表,2T触发器和T触发器,表6-

6、7 T触发器真值表,Q,6.5.1 D触发器转换为JK、T和T触发器,（a) 用D触发器构成的T触发器,3. D触发器转换成T、T触发器,(b) 用D触发器构成的T触发器,图6-28 T、T触发器,Q,6.5.2 JK触发器转换为D触发器,图6-29 JK触发器构成的D触发器,6.6 基于D触发器的简易滤波电路设计,Q,图6-30 频率概念说明图,1. 信号频率和周期的概念,如果t = 1秒，则称此信号的频率F = 6 Hz。显然，频率与周期的关系是倒数关系：F = 1/T,Q,图6-31 在信号上升与下降沿含随机干扰抖动信号的信号,2. 去抖动电路设计,图6-32 消抖动电路,Q,图6-33 消抖动电路仿真波形,3. 时序仿真,图6-34 设置时钟周期 图6-35 关闭分格限制,6.7 硬件延时电路,Q,1. 设计一个库元件,图6-36 DFF4四位寄存器电路 图6-37 将DFF4原理图电路转换成元件符号,Q,2. 设计顶层电路,图6-38 延时测试电路,Q,3. 时序仿真,图6-39 设置仿真用输入数据,Q,3. 时序仿真,图6-40 设置递增型输入数据时间间隔,Q,3. 时序仿

7、真,图6-41 设置仿真信号数据表述格式,Q,3. 时序仿真,图6-42 图6-38电路仿真波形,6.8 含触发器的PLD结构,Q,6.8.1 通用可编程逻辑器件GAL,图6-43 GAL16V8的逻辑图,Q,6.8.1 通用可编程逻辑器件GAL,图6-44 逻辑宏单元OLMC的逻辑结构图,Q,6.8.1 通用可编程逻辑器件GAL,图6-45 寄存器输出结构,1寄存器模式,图6-46 寄存器模式组合双向输出结构,Q,6.8.1 通用可编程逻辑器件GAL,图6-47 组合输出双向结构,2复合模式,图6-48 复合型组合输出结构,Q,6.8.1 通用可编程逻辑器件GAL,图6-50 输出反馈结构 图6-51 简单模式输出结构,3简单模式,图6-49 反馈输入结构,Q,6.8.2 复杂可编程逻辑器件CPLD,图6-52 MAX7000系列的单个宏单元结构,Q,6.8.2 复杂可编程逻辑器件CPLD,图6-53 MAX7128S的结构,1逻辑阵列块LAB,Q,6.8.2 复杂可编程逻辑器件CPLD,2宏单元,Q,6.8.2 复杂可编程逻辑器件CPLD,3扩展乘积项,图6-54 共享扩展乘积项结构 图6-55 并联扩展项馈送方式,Q,6.8.2 复杂可编程逻辑器件CPLD,4可编程连线阵列(PIA),不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件中任何信号连接到其目的地。,5I/O控制块,I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地(GND)或电源(VCC)上。,Q,6.8.3 现场可编程门阵列FPGA,1. 查找表逻辑结构,图6-

《数字电子技术基础 教学课件 ppt 作者 潘明 潘松 第6章》由会员E****分享，可在线阅读，更多相关《数字电子技术基础 教学课件 ppt 作者 潘明 潘松 第6章》请在金锄头文库上搜索。