sharc系列dsp系统的硬件设计

1、数字信号处理方法与实现,SHARC系列DSP系统的硬件设计,电源配置 时钟设计 复位电路设计 片间信号的阻抗匹配 驱动、隔离与电平转换 DSP仿真口设计 DSP与FPGA的配合使用 信号测试及自检功能 PCB板设计,电源配置,SHARC DSP内核电压2.5V/1.8V或更低，片内I/O电压3.3V，片外常规电路有些采用5V供电，系统的硬件设计存在多电压的供电问题。 系统供电顺序直接影响SHARC DSP能否正常引导及工作。,ADSP21160的电源配置,ADSP21160电源配置相对复杂，是硬件设计中必须首要解决的问题。 ADSP21160要求提供两种电源：处理器核电压为+2.5V，I/O口供电电压+3.3V，必须注意供电顺序问题。 ADSP21160工作时的总电流约1A左右，必须考虑供电芯片（如DC-DC）的输出电流能力，并留余地。 在ADSP21160的电源入口处，应提供高质量的滤波网络(如LC网络)，并尽量靠近芯片相关引脚，以减小电源纹波。,ADSP21160的供电顺序,要使ADSP21160正常工作， +2.5V电源必须先于+3.3V电源提供，以确保PLL能够正确复位。否则，

2、DSP将不能可靠地加载。 对整个系统而言，必须保证先给ADSP21160供电，再给其所连接的外部芯片供电。 若外围5V电压先到，会通过外接芯片和DSP的端口分压，在+3.3V电源线上产生+2V左右的电压，将引起ADSP21160的加载错误。,ADSP21160的供电方案,在给单片ADSP21160供电时，由+5V电源通过一个DC-DC芯片（如TPS767D301），先产生+2.5V，再利用+2.5V作为+3.3V的电源输出使能，以确保+2.5V先于+3.3V供电。,TI公司的DC-DC芯片，双电源输出，每个电源输出均可单独复位和输出使能,ADSP21160的供电方案,在给多片ADSP21160供电时，考虑要求电流大的问题，采用不同的芯片分别产生+2.5V和+3.3V，且+3.3V受控于+2.5V。 为保证ADSP21160先于外围芯片供电，将+5V电源一分为二，其中之一专门为外围芯片供电，并通过继电器，受+3.3V控制。,时钟设计,SHARC系列DSP主频（核工作时钟）不同。 其发展趋势为核工作时钟不断提高，对外接时钟要求基本不变，采用内部PLL电路提高核工作时钟（倍频）。 SHARC

3、系列DSP系统中的时钟设计也是硬件设计的重要环节。,时钟设计中应注意的问题,多处理器系统的多个DSP时钟，应同源（同频同相或相参，由同一晶振或同一外部时钟引入）。 用同一电路的不同门分别并行驱动。 时钟驱动线到各DSP的距离基本一致。 减少信号反射（串接抗反射电阻）。,复位电路设计,SHARC DSP要求在复位信号从低到高之前，时钟必须已稳定（ms级），同时对复位信号的低电平宽度有要求，复位信号上不应有毛刺。 通常采用延迟电路+施密特触发器构成复位电路，以保证DSP上电后正常工作。 也可用看门狗芯片（如MAX706等），进行上电延迟复位，即系统加电后，先延迟一段时间，待电源稳定后才向DSP输出复位信号。,片间信号的阻抗匹配,在SHARC DSP的链路口之间或SHARC DSP与其它芯片之间，当采用较长传输线时，可采用串接电阻来改善传输线（数据或时钟）的阻抗匹配，以消除不匹配所引起的信号反射影响，保证高速传输的可靠性。,串接电阻值的选择,若从SHARC DSP到SHARC DSP，在驱动端串接33电阻。 50-17（SHARC DSP的内阻）=33 TTL电路（如时钟电路）到SHARC

4、DSP，TTL端接40电阻。 50-10（TTL的输出内阻）=40 若传输线长度大于15，驱动端和目的端均需串接33电阻。,驱动、隔离与电平转换,在DSP与外围器件（如多片外部存储器）接口时，应考虑其驱动能力。 建议在DSP与负载之间加驱动电路（如245等），一可进行驱动，二可起到隔离的作用，以保护DSP。 高速的光电隔离器可有效避免互相干扰，常用于DSP与其他器件的接口。 对于DSP与外围器件采用不同工作电平时，应加入专门的电平转换电路。,DSP仿真口设计,SHARC 系列DSP都配有IEEE标准的JTAG仿真接口，硬件仿真器可通过它对电路板上的DSP进行测试。 必须将DSP仿真接口引到标准仿真器插座，在该部分电路设计时，应根据说明将相应管脚接固定电平（上拉/下拉）。 JTAG接口可以设计应用于多片DSP系统，用仿真器进行软件调试时，每个DSP都有一个编号，可以分别或同时调试。,仿真口使用应注意的问题,要求装有仿真器的计算机与目标板可靠接地。 不应带电拔插仿真器插头，特别是计算机正处于仿真器调试状态（仿真器工作灯亮）。 电路板断电前，应先退出仿真器软件。 电路板上DSP的电源电压应与

5、仿真器设置一致。,DSP与FPGA的配合使用,DSP与FPGA各有优点，FPGA已作为DSP的重要外围器件在使用。 在DSP系统中，FPGA可以负责计数、译码、时序控制、电平转换、数据锁存、数据缓冲、加密等功能，可以把大量的数字接口电路转移到FPGA中，完成I/O扩展。 例：数字下变频系统中FPGA的应用。,信号测试及自检功能,增加信号测试点进行信号测试。 通过JTAG仿真器进行测试。 电路的自检功能，即以直观的方式显示一个复杂DSP系统的工作状态是否正常，如在电路中增加拨码开关及发光二极管等。 信号测试及自检功能增加了系统的硬件复杂性和成本，但对于系统的调试和维护非常重要。,PCB板设计,元器件布局 多层板设计 信号线布线设计 BGA封装设计 抗干扰措施 散热设计,元器件布局,元器件布局的好坏决定了整个PCB板设计的成败。 在PCB板的设计中，按数据流的顺序布局是合理的。 布局时，应使模拟信号走线尽可能的短，并首先保证模拟信号线设计合理，因为数字信号的抗干扰能力强于模拟信号。 在多处理器系统的设计中，建议将时钟电路部分置于电路板的中央，以保证每个DSP的时钟线长度一致。 出于系统散热

6、考虑，应注意高发热器件的合理排布。,多层板设计,随着各种元器件的小型化、封装密集化，有必要采用多层印制板。 电源和地都可以考虑用专门的层，对于多种电源可以采用不同的电源层，为提高电路板可靠性和抗干扰，可以布两层或更多层数字地。 地层和电源层均可以作为信号层与信号层之间的隔离层，起到屏蔽作用。,信号线布线设计,片间信号的阻抗匹配（前面已经介绍） 数据总线、地址总线和链路口数据线不要与时钟信号线并行，或挨得太近，应采用交叉走线方式，尽可能走不同层，中间以地或电源层隔离。 为保证传输线上阻抗特性的一致性，从头到尾尽量使用同一线宽，并尽量少用过孔。 走线不拐直角，可采用135度斜角或弧线。,BGA封装设计,ADSP21160采用400个焊球的BGA封装，2020阵列，通常采用多于6层的多层板设计。 在对ADSP21160进行PCB设计时，主要的问题是焊盘的大小、过孔的放置位置与大小以及布线宽度和安全间距的设置等。 参考设计参数：焊盘直径28mil，过孔直径24mil，内孔径12mil，信号线宽8mil，安全间距9mil。,抗干扰措施,地线设计 电磁兼容性设计 去耦电容设置 看门狗设计,地线设计

7、,接地是抑制干扰的重要方法，和屏蔽正确结合使用，可解决大部分干扰问题。 正确使用单点接地与多点接地。 将数字地与模拟地分开，并一点连接。 尽量加粗接地线（大于3mm）。 将接地线构成闭环路。,电磁兼容性设计,电磁兼容性是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。具体措施： 选择合理的导线宽度。 采用正确的布线策略。 抑制反射干扰。,去耦电容配置,配置去耦电容可以抑制因负载变化而产生的噪声，这是抗干扰的常规做法。 具体作法：电源输入端跨接10100uf的电解电容，并配置0.01uf的陶瓷电容。,看门狗设计,DSP在执行程序指令过程中如果遇到强干扰，正常代码执行不能恢复时，就会出现程序跑飞或死机现象。 为让程序跑飞的DSP恢复到正常状态，采用的办法是加看门狗功能。 许多现成的看门狗芯片可以完成此功能（如MAX706等）。 也可采用纯软件方法设置看门狗。,看门狗功能的实现原理,利用一个定时器，按设定周期产生一个脉冲，如果不想产生此脉冲，DSP就应在小于设定周期的时间内将定时器清零（正常情况），而当DSP程序跑飞时，就不会按规定把定时器清零（异常情况），于是定时器产生的脉冲就可以作为DSP的复位信号，将DSP重新复位和初始化。,散热设计,从有利于散热的角度出发，印制电路板最好直立安装，板间距应大于2。 系统应有冷却散热装置（如风扇）。 同一印制电路板上的器件应尽可能按其发热量大小及散热程度分区排列：发热量小、耐热性差的器件放在冷却气流的上游；发热量大、耐热性好的器件放在冷却气流的下游。 大功率器件应尽量置于印制电路板边沿，以缩短传热途径。,散热设计在软件及时序上的考虑,将DSP的运算负载合理分配，错开同步操作，例如，避免多个DSP同时进行FFT和DMA等类型的峰值运算和操作。 当不需要同步操作时，可以将不同印制电路板的各个DSP时钟反相等。,

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