计算机组成原理第三章ppt(page38-45)

1、第三章 存储系统,1、理解存储器的存储原理 2、掌握存储器的扩展方法 3、掌握ROM,闪存，EPROM的特点 4、理解高速存储器的原理、主存的构成 5、掌握DRAM的刷新方法 6、掌握多模块交叉存储器和双端口存储器的特点 7、掌握cache的工作原理、cache与主存的地址变换关系,本章要点,第三章 存储系统,存储器：计算机系统中用来存储程序 、数据的设备。,3.1 存储器概述,一、什么是存储器,1、按存储介质分： 半导体存储器: 利用触发器的双稳态或MOS管栅极有无电荷来 表示二进制的0/1。 磁表面存储器：利用两种不同的剩磁状态表示二进制0/1。常见的有磁带、磁盘两种。 光及磁光存储器： （1）利用激光在非磁性介质上写入和读出信息，也称第一代 光存储（技术）（Optical Memory）。 （2）利用激光在磁记录介质上存储信息，也称第二代光存储技术,二.存储器分类,3.1 存储器概述,2、按存取方式分： 随机存取存储器RAM（Random Access Memory） 顺序存取存储器SAM（Serial Access Memory） 半顺序存储器,二.存储器分类,3.1 存储器概

2、述,按地址码编址，依照给定地址可以随时访问（R/W）任何存储单元，且访问时间与存储单元的物理位置 无关。,随机存取存储器RAM,【 特点】:速度较快，TM为ns级。常用作 cache和主存。,存储器只能按照某种顺序来存取,存取时间和存取单元的物理位置有关.如磁,顺序存取存储器SAM,【 特点】:速度较慢，TM为ns级。常用外存,信息所在地址按控制字编码形式给出，然后以字符、记录形式成块存取。存取时间与信息所在物理位置有关。,半顺序存储器,【 特点】:容量大，寻址较慢，便宜。 如磁盘。,采用多极结构的原因：主存的速度总落后于CPU的需要，主存的容量总落后于软件的需要。,三. 多级存储体系结构,3.1 存储器概述,多级存储结构一般形式,速度接近于CPU，存放部分数据及中间结果，通过减少主存访问而提高系统速度,解决CPU和内存的速度不匹配问题，弥补主存在速度上的不足,解决主存容量不足的问题,有两种描述方式： 字节数表示法(单位有KB，MB，GB，TB) 单元数位数,3.1 存储器概述,四. 主存储器的技术指标,1、存储容量 存储系统能存放二进制位的总量。,举例：如机器字长32位，其存储器容量

3、为4MB，也 表示为1M32,2、存取时间（Memory Access Time） 孤立地考察某一次R/W 操作所需要的时间， 用TA表示。,3.1 存储器概述,四. 主存储器的技术指标,3、存取周期（Memory Circle Time） 连续访存中一次完整的 R/W 操作所需全部时间， 用TM 表示。TMTA。,3.1 存储器概述,四. 主存储器的技术指标,4、带宽Bm 单位时间存取的信息量，通常用bit/s 或B/s表示 Bm=W/TM（位/秒） 其中： W每次R/W 数据的宽度，一般等于内存字长。TM存取周期。,小 结,1.掌握存储器的分级结构 2.掌握存储器的技术指标,3.2 SRAM存储器,本节主要问题： 1.SRAM是如何存储0.1信息的 2.如何把多个信息集合起来构成SRAM存储器芯片 3.CPU如何译码来确定要读写存储器中的哪个单元？ 4.SRAM的芯片结构包括什么部分，如何使用？,3.2.1 SRAM的基本存储单元,存储元：指存放一个二进制位（0/1）的电路。 对于SRAM而言，电路为触发器结构。,一、SRAM存储元电路构成,3.2.1 SRAM的基本存储单元,1状

4、态：T1截止，T2导通（A点高电平，B点低电平） 表示“1”。,0状态:T2截止，T1导通（A点低电平，B点高电平） 表示“0”。,二、电路工作原理,3.2.1 SRAM的基本存储单元,写“0”：在I/O线加低电位。,写“1”：在I/O线加高电位。,写入：首先译码选中。,写完成后译码线上高电位信号撤消，电路 进入保持状态。,二、SRAM电路工作原理,读出 首先译码选中,原来存放的“0”或“1”以不同电位值传到I/O线上。读完成后电路进入保持状态。,二、SRAM电路工作原理,（存储）保持状态 当译码信号撤销以后，电路状态不会发生变化。,地址线 数据线 读写控制信号,3.2.2 SRAM的基本逻辑结构,一、基本的SRAM存储器逻辑结构,1.SRAM存储体阵列,mn位的存储矩阵,作用：把CPU给定的地址码转换成驱动对应存储 单元所需字线和位线信号的电路。,【注意】: n位地址可以产生2个信号，控制2 个存储单元,地址译码方式有两种： 单译码方式：适用于小容量 双译码方式：适用于大容量,2.地址译码驱动系统,单译码方式,译码方案：存储体阵列的每一个存储单元由一条字线驱动。,具体结构见下图,单译

5、码结构,译码方案: 从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，同时有效行列字线交叉选中一个存储单元。 举例,双地址译码,1KX1位SRAM的双译码结构,由于一块芯片容量有限，要组成一个大容量的存储器，往往需要多个芯片连接起来使用，这就存在某个地址要用某些芯片，而其他芯片暂时不用的问题，即片选问题。 片选信号一般用 表示，读写时用W/R信号配合片选，确定电路写入还是读出。 举例,3.片选和读写控制电路,32K8位的SRAM芯片举例,存储器的读周期(时序图)P69图3.4a,3.2.3 SRAM的读写周期,3.3 DRAM存储器,问题:为什么要用动态存储单元存储数据,答:虽然SRAM单元电路能长久保持信息，不需刷新，工作稳定可靠。但它也有缺点：功耗大，集成度低。而DRAM则提供了一种解决方案。,3.3.1 DRAM存储元,一、DRAM记忆元电路,保持状态：行选线为低电位，T关闭，切断了C的通路，使C上的电荷不发生变化，C上有电荷表示存储“1”，反之为“0”。,二、工作原理,3.3.1 DRAM存储元,写入：行线为高电平。,写“1”：在Din线加高电位

6、。 写“0”：在Din线加低电位,原存“1”：电荷经T使Din线电位升高； 原存“0”：Din线电位将降低。,读操作：行线为高电平。,【注意】：DRAM为“破坏性读出“电路，即信息 读出后要立即恢复。,二、DRAM工作原理, DRAM存储器芯片的结构与SRAM存储器芯片相似，由存储体与外围电路构成。但由于要进行刷新，所以外围电路更复杂。,具体芯片举例见书本P72,3.3.2 DRAM的基本逻辑结构,1M4位DRAM的逻辑图,1M4位DRAM的引脚图,DRAM读写时序参见书本P72图3.8,3.3.3 DRAM读写和刷新,一、DRAM读写时序,DRAM读时序,DRAM写时序,刷新：由于漏电使电容上的电荷衰减，DRAM需要定期重新进行存储，这个过程称为刷新。,刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。,1.两个概念:,二、DRAM的刷新,3.3.3 DRAM读写和刷新,集中式刷新 分散式刷新 异步刷新,2.刷新方式（刷新的控制方式）,DRAM的刷新,集中式刷新,刷新方法：在固定时间内留出一部分时间专门用于刷新. (假定存取周期为0

7、.5 s ),以128*128矩阵为例.,【缺点】：在刷新期间不能读写数据，存在死时间,【缺点】：刷新所占时间太长,刷新方法：读写一次，刷新一行。在整个事件内读写时间和刷新时间各占一半。,分散式刷新,(存取周期为 0.5 s + 0.5 s ),【优点】 ：集成了以上两种方式的优点，减少了死时间率，同时刷新时间占总时间的比率较小。,异步刷新,异步刷新：将刷新周期按存储器行数等分，每一等分内刷新一行。,W/R,W/R,W/R,t,c,REF,W/R,REF,W/R,W/R,W/R,W/R,W/R,W/R,0.5s,0.5s,0.5s,t,c,每隔15.6s刷新一行,15.6s,3.3.4 存储器扩展与CPU的连接,两个名词： 内部地址：原子芯片所需的地址 外部地址：由原子芯片组成的整个存储器 所需的地址.,一. 存储器扩展,一 存储器扩展,由m1Mn1的芯片构成m1Mn2的存储器称为位扩展。 所需的原子芯片数目为n2/n1个m1Mn1的芯片.,1.位扩展,举例: 由1M 4的构成1M 8的存储器 （见p74) （内外地址相同）,由m1Mn1的芯片构成m2Mn1的存储器称为字扩展。 所需芯

8、片个数为m2/m1个m1Mn1的芯片.,2.字扩展,提问:由4M 8的构成16M 8的的存储器,需要多少个4M 8的芯片?,举例：由1M 8的构成2M 8的存储器 （见图.10）,一 存储器扩展,由m1Mn1的芯片构成m2Mn2的存储器称为字位扩展。 需要的原子芯片个数为m2/m1 n2/n1个m1Mn1的芯片.,3.字位扩展,举例：由1M 4的构成4M 16的芯片,一 存储器扩展,1.CPU信号简介 地址信号：一般为16位，也可以是20位 数据信号：8位，16位，32位等 读写信号： 访存信号：,二. 存储器与CPU的连接,3.3.4 存储器扩展与CPU的连接,2.CPU与存储器的连接举例,存储器与CPU的连接(续),举例：由1K4的构成4K 8的芯片,举例： 由1k 4的构成4k 8的芯片 A:假设起始地址为0000H B:假设起始地址为0400H C:假设起始地址为1800H 请分别画出cpu和存储器的连接图,举 例,举例,某机器中，已知配有一个地址空间，0000H-1FFFH的ROM区域，现在再用一个RAM（8K4）形成一个16K8的RAM区域，起始地址为2000H。 假设RA

9、M芯片有CS#和WE#, CPU的地址线16根(A15-A0)，双向数据总线8根(D7-D0)，MREQ#为访存允许信号(低电平有效)，R/W(高电平为读，低电平为写)。 要求：（）画出地址译码方案 （）将和同相连,存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条。它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。然后，通过它下部的插脚插到系统板的专用插槽中，从而使存储器的总容量得到扩充。,三.存储器模块条,3.3.4 存储器的扩展与CPU的连接,内存条,一.FPM-DRAM（快速页模式动态存储器）,3.3.5高级DRAM结构,标准的DRAM在每读写一个存储单元，都要经过三个步骤：1.由低电平的行选通信号RAS#确定行地址；2.由低电平的列选信号CAS#确定列地址；3.然后再根据读写信号实施读或写操作。,但是，由于局部性访问原理，在绝大多数情况下，CPU访问内存都是按照连续的单元地址进行访问的，所以没有必要每次都要给出行地址和列地址FPM-DRAM的设计思想,一.FPM-DRAM（快速页模式动态存储器）,。,FPM-DRAM访问方法：首先给出行地址，并通过RAS#信号锁存到行地址译码器，自此，如果下面访问的存储单元都在同一行，则锁存的行地址就不再变化，在此期间，不断的向存储器送出不同的列地址，同时使CAS#信号有效，将列地址锁存到列地址译码器，之后CAS#又变为无效，这个过程一直持续到给出的地址是最后一个列地址为止。,3.3.5高级DRAM结构,二 CDRAM,CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。,内部结构见P76图3.13,3.3.5高级DRAM结构,CDRAM结构图,在SRAM读出期间可同时对DRAM阵列进行刷新。 芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。,CDRAM结构的优点：,三 SDRAM(同步型DRAM)

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