东南大学eda技术课件

1、EDA技术,东南大学信息科学与工程学院 2007年3月,课程任务,对数字系统设计方法有明确的认识 熟练掌握VHDL的基本语法和使用 熟练使用MAX+PLUS软件 在MAX+PLUS软件环境下使用VHDL设计一个数字系统并通过仿真波形验证其功能,内容提要,数字系统设计方法 VHDL语法与使用 MAX+PLUS使用介绍 一个实例,数字系统设计方法,几个专用名词的介绍 数字系统设计的概念 数字系统设计流程 数字系统设计方法论,几个专用名词的介绍,EDA (Electronic Design Automation) 电子设计自动化.指利用计算机及相关软件完成电子系统的设计.具体的讲,是以计算机为工具,代替设计人员完成电子系统的逻辑综合、布局布线和设计仿真等工作.设计人员只需要完成对系统功能的描述,就可以由计算机软件进行处理,得到设计结果,极大地提高了设计效率.,几个专用名词的介绍,PLD (Programmable Logic Device) 可编程逻辑器件.是CPLD和FPGA的合称,指CPLD或FPGA.,可编程逻辑器件的发展,只读存储器(PROM)、紫外线可擦除只读存储器（EPROM）、

2、电可擦除只读存储器（EEPROM）。 可编程阵列逻辑（PAL）、通用阵列逻辑（GAL）。 20世纪80年代，ALTERA和XILINX分别推出了复杂可编程逻辑器件（CPLDComplex Programmable Logic Device）和现场可编程门阵列（FPGAField Programmable Gate Array）。,几个专用名词的介绍,CPLD (Complex Programmable Logic Device)复杂可编程逻辑器件.CPLD多基于乘积项(Product-Term)结构.采用E2PROM或Flash工艺,断电后信息不丢失.多用于1万门以下的小规模设计,适合做复杂的组合逻辑.,CPLD结构与原理,基于乘积项（Product Term）的CPLD结构： 采用这种结构的PLD芯片有： ALTERA公司的MAX7000、MAX3000系列（EEPROM工艺） XILINX公司的XC9500系列（FLASH工艺）,基于乘积项的CPLD内部结构（MAX7000系列）,CPLD宏单元结构,乘积项结构CPLD逻辑实现原理,假设组合逻辑的输出(AND3的输出)为f，则f=(

3、A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”）,乘积项结构CPLD逻辑实现原理,CPLD将以下面的方式来实现组合逻辑f。,几个专用名词的介绍,FPGA (Field Programmable Gate Array) 现场可编程门阵列.FPGA多基于查找表(Look-Up Table)结构,采用SRAM工艺,密度高,触发器多,多用于10,000门以上的大规模设计，适合做复杂的时序逻辑,如数字信号处理和各种算法.FGPA能完成任何数字器件的功能,上至高性能CPU,下至简单的74电路,都可以用FPGA来实现.FPGA已经成为高性能数字系统的首选方案.,FPGA的结构与原理,基于查找表（LookUpTable）的FPGA结构： 采用这种结构的芯片有： ALTERA公司的FLEX、ACEX、APEX系列。 XILINX公司的SPARTAN、VIRTEX系列。 它们都是基于SRAM工艺。,查找表的原理,查找表（Look-Up-Table）简称为LUT，LUT本质上是一个RAM。目前FPGA多使用4输入的LUT，所以每一个LUT可以看成为一个具有4位地址线的1

4、61的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后 ，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可 。,查找表的原理,基于查找表的FPGA内部结构（FLEX系列）,逻辑单元（LE）内部结构,LUT结构的FPGA逻辑实现原理,FPGA厂商,九十年代以后发展很快，是最大可编程逻辑器件供应商之一。主要产品有：MAX3000/7000、FLEX10K、APEX20K、ACEX1K、Stratix、Cyclone等。开发软件为MaxplusII和QuartusII。 普遍认为其开发工具MaxplusII是最成功的PLD开发平台之一，配合使用Altera公司提供的免费OEM HDL综合工具可以达到较高的效率。,FPGA厂商,FPGA的发明者，老牌PLD公司，是最大可编程逻辑器件供应商之一。产品种类较全，主要有：XC9500/4000，Coolrunner(XPLA3) ，Spartan, Virtex等。开发软件为ISE。通常来说，在欧洲用Xilinx的人多，在

5、日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。,FPGA与CPLD的优点,随着VLSI工艺的不断提高，单一芯片内部可以容纳上百万个晶体管， FPGACPLD芯片的规模也越来越大，其单片逻辑门数已达到8百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。 FPGACPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGACPLD的资金投入小，节省了许多潜在的花费。 用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGACPLD 试制样片，能以最快的速度占领市场。,可编程逻辑器件的发展趋势,继续向更高密度，更大容量迈进 低密度PLD依然走俏 IP内核得到进一步发展 提供标准化硬件IP SOPC（System-On-a-Programble-Chip) 时代将会到来 ASCI和P

6、LD出现相互相互融合 1、可编程逻辑器件嵌入标准单元 2、ASIC嵌入可编程逻辑单元,几个专用名词的介绍,HDL (Hardware Description Language) 硬件描述语言.是电子系统硬件行为描述、结构描述、数据流描述的语言.是EDA的重要组成部分.流行的HDL包括VHDL和Verilog-HDL,都是IEEE的HDL标准,数字系统设计的概念,传统设计中规模集成电路（MSI）和小规模集成电路（SSI）的适当组合.主要设计小型数字系统 现代设计利用EDA软件,使用硬件描述语言在PLD器件上设计数字系统.适合大中型系统,数字系统设计的概念,传统设计 1.缺少灵活性 2.所需芯片种类众多,数量众多 3.测试、修改困难,设计效率低 4.设计资源难以重用,资源难以共享 5.设计成本高,设计周期长,数字系统设计的概念,现代设计 1.可以从行为级开始设计 2.设计的自由度和灵活性大,高效率 3.芯片单片即可完成,可重复利用 4.缩小体积,降低功耗,降低成本 5.测试修改简单,设计资源重用性强 6.方便资源共享,方便程序移植,数字系统设计流程,设计输入,原理图,HDL文本,设计处理,

7、下载编程,时序仿真,综合,器件适配,在线测试,功能仿真,数字系统设计流程,设计输入 1.原理图输入方式 图形化的输入方式,利用元件符号和连线来描述设计.适合描述连接关系和接口关系,简单直观,适合描述层次结构和模块化结构.适合简单逻辑. 2.HDL输入方式 用文本方式来描述设计,逻辑描述能力强,但描述接口和连接关系不如图形方式直观,适合于描述和仿真复杂的逻辑设计.,数字系统设计流程,设计处理 1、综合 综合工具将HDL行为级描述或原理图描述转化为结构化的门级电路或电路描述网表文件。 2、器件适配 适配器将综合器产生的网表文件配置与指定的目标器件中，产生最终的下载文件。,数字系统设计流程,功能仿真时序仿真 1、功能仿真（前仿真） 直接对HDL、原理图描述的逻辑功能进行模拟测试,以了解实现的功能是否满足设计要求，不经过综合和器件适配，编译后即可进行仿真。 2、时序仿真（后仿真） 综合和器件适配后的仿真，包含了具体器件的硬件特性参数，仿真精度高，接近于实际器件运行状况。,数字系统设计流程,编程下载 把适配后生成的下载或配置文件,通过编程器或编程电缆向FPGA或CPLD进行下载,以便进行硬件调试

8、和验证,设计方法论(Design Methodology),设计说明书(Specification) 自顶向下(Top-down) 自底向上(Bottom up) 基于原理图设计(Schematic based) 基于HDL的设计(HDL based) 仿真与验证 （Simulation & verification),设计说明书(Specification),明确设计任务和指标是关键的第一步 在想要达到和能够达到之间权衡（Compromise between what is wanted and what can be made） 详细说明必须被系统级设计人员认可,设计过程中说明书大的改动将导致设计的显著迟滞,设计说明书(Specification),设计需求应当在多个层面考虑:系统级(System Level)、子系统级（Sub-System Level）、板级（Board Level）等等 设计说明书必须能够被系统仿真验证正确 设计说明书的制定、仿真、验证占整个Project的1/41/3工作量,自顶向下(Top-down),确定系统级算法（Algorithm） 确定系统级架构（

9、Architecture） 定义功能模块（Functional modules） 定义设计层次（Design hierarchy） 确定子模块（Subblocks） 定义子模块单元(Units) 综合,布局布线,适配,仿真,验证,自顶向下(Top-down),FOR SIMPLE: 1.定义顶层模块并确定子模块(Define top-level block and identify the sub-blocks) 2.细化子模块直到底层逻辑单元(Divide sub-block until we come to logic cells),自顶向下(Top-down),Top Level Block,Sub Block 1,Sub Block 3,Sub Block 2,Cell,Cell,Cell,Cell,Cell,Cell,自底向上(Bottom up),用给定的工艺建立门单元(Gates) 用门单元建立基本单元(Basic Units) 建立通用模块(General Modules) 组合这些模块(Assembled Modules) 门级仿真(Gate Level Simulation),自底向上(Bottom up),FOR SIMPLE: 1.确定那些我们可以使用的单元(Identify building block that are available for us) 2.用这些模块建立较大的单元 (Build bigger cells using these block) 3.继续直到顶层 (Continue until we build the top level),自底向上(Bottom up),Top Level Block,Macro Cell 1,Macro Cell 3,Macro Cell 2,Cell,Cell,Cell,Cell,Cell,Cell,比较,传统设计自底向上 必须首先关注并致力于解决系统底层硬件的可获得性,以及它们的功能特性的细节问题,在逐级设计和测试过程中,必须顾及目标器件的技术细节.设计的任意时刻,底层目标器件的更换、缺货、成本限制、性能参数限制等等不可预料的因

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