陕西师范大学-计算机组成原理-幻灯片ppt-白中英第5版-chp3

1、第三章 内部存储器,主讲：李鹏,,【相关说明：本课件以白中英老师教材及课件为蓝本制作而成，特表感谢；网上文档会伴随教研过程不定期更新版本；最后，恳请文档使用者批评、指正文中出现的错误、疏漏；版本时间：2014.6】,计算机组成原理（第五版）白中英、戴志涛主编 课件PPT,陕西师范大学 计算机科学学院,第三章 多层次的存储器,3.1 存储器概述 3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 Cache存储器 3.7虚拟存储器 3.8奔腾系列机的虚存组织,导入,思考： 上一章详细讲解了现实世界中的基本信息类型怎样数字化的保存在计算机中，具体地，二进制下的两种基本状态在计算机中以什么样的硬件形式表现？如果要保存，以什么样的信息记录方式存储？ 计算机存储体系解决了信息的保存问题。,3.1存储器概述,存储的基本单位： 存储位元：最小存储单位，保存一个bit 存储单元：基本存储单位，若干个位组成 存储器：许多个存储单元组成,3.1存储器概述,一、分类 按存储介质分类： 磁表面 半导体存储器 光存储器 按存取方式分类： 随机存取：内存 顺

2、序存取：磁带，磁盘 按存储内容可变性：ROM，RAM RAM：SRAM，DRAM ROM：掩模ROM/PROM/EPROM/EEPROM,读表3.1,3.1存储器概述,按信息易失性： 永久性 非永久性的，易失的 按存储器系统中的作用分类： 高速缓冲存储器 主存储器/内存 辅助存储器/外存 控存,3.1存储器概述,二、存储器分级结构 1、目前存储器的特点是： 速度快的存储器价格贵，容量小； 价格低的存储器速度慢，容量大。 在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。,3.1.2 存储器分级结构,3.1.2 存储器分级结构,2、分级结构 高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。 主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。 外存储器简称外存，它是大容量辅助存储器。,3.1.2 存储器分级结构,分层存储器系统之间的连接关系,Eg.开机的过程；打开Word的过程,3.1.3主存储器的技

3、术指标,基本概念 字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。 字节存储单元：存放一个字节的单元，相应的地址称为字节地址。存储容量越大，能存储的信息就越多。 可编址最小单位 字：按字寻址的计算机 字节：按字节寻址的计算机 一般，一个字可以包含若干个字节,3.1.3主存储器的技术指标,存储容量：指一个存储器中可以容纳的存储单元总数。 1KB=210B 1MB=220B 1GB=230B 1TB=240B,位 bit 比特 b 字节 Byte 字节 B,3.1.3主存储器的技术指标,Kilobyte(KB)=1024B相当于一则短篇故事的内容。 Megabyte(MB)=1024KB能保存一则短篇小说的内容。 Gigabyte(GB)=1024MB相当于一部标清长电影容量。 Terabyte(TB)=1024GB相当于一家大型医院中所有的X光图片信息量。 Petabyte(PB)=1024TB相当于50%的全美学术研究图书馆藏书资讯内容。 Exabyte (EB)=1024PB；5EB相当于至今全世界人类所讲过的话语。 Zettabyte(ZB)=1024EB如同全世界海

4、滩上的沙子数量总和。 Yottabyte(YB)=1024ZB相当于7000个人体内的细胞信息总和。,3.1.3主存储器的技术指标,存取时间：又称存储器访问时间，指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间。 存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns。 存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。,3.2 SRAM存储器,主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类： 相对而言 静态读写存储器(SRAM)： 存取速度快，一般用作Cache 动态读写存储器(DRAM)： 存储容量大，一般用作主存,3.2 SRAM存储器,一、基本的静态存储元阵列 1、存储元： 用锁存器实现。 需要加电，无限期保持0或者1状态。,3.2 SRAM存储器,回顾译码器,63,可参考CAI动画,3.2 SRAM存储器,2、三组信号线 地址线：A0-A5，可指定26=64个存储单元 数据线：I/O0，I/O1 ，I/O2 ，I

5、/O3 行线，列线 存储器的字长4位 控制线：读或写 存储位元、存储单元、字存储单元、最小寻址单位、最小编址单位。,3.2 SRAM存储器,二、基本的SRAM逻辑结构 SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址位分成两组，分别为x向、y向两部分，如图所示。 A0A7为行地址译码线 A8A14为列地址译码线,3.2 SRAM存储器,结构分析 X方向译码输出256行 Y方向译码128行 存储器数据宽度8位 写入数据： 输入缓冲器被打开，输出缓冲器关闭 读出数据 输出缓冲器被打开，输入缓冲器关闭,3.2 SRAM存储器,读与写的互锁逻辑 控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。,片选信号,读使能信号,写使能信号,门,3.2 SRAM存储器,三、存储器的读写周期 读周期 读出时间Taq 读周期

6、时间Trc 写周期 写周期时间Twc 写时间Twd 存取周期 读周期时间Trc=写时间Twd,3.2 SRAM存储器,读使能,片选,3.2 SRAM存储器,写使能,片选,3.2 SRAM存储器,教材P69 例1：图3.5(a)是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。,3.2 SRAM存储器,3.2 SRAM存储器,3.3 DRAM存储器,一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是锁存器，它具有两个稳定的状态。 DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图3.6所示。,MOS：Metal-Oxide-Semiconductor 金属-氧化物-半导体,3.3 DRAM存储器,MOS管做为开关使用 存储的信息1或0则是由电容器上的电荷量来体现 当电容器充满电荷时，代表存储了1， 当电容器放电没有电荷时，代表存储了0。,图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低）

7、，输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。,MOS管,电容器,播放CAI,读放,图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。,图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器读出放大器发送到DOUT,即DOUT=1。,图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。,同样：输入缓冲器与输出缓冲器总是互锁的。两个操作是互斥的，不会同时发生。 思考：当读出是0，读出过程和刷新过程应该是怎样的？,3.3 DRAM存储器,二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图

8、。 图3.7(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。,注：复用地址线A0-A9,列选通信号,行选通信号,存储器单元地址20位 地址线10位,分析与SRAM不同之处：,（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。 若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M。,（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。,分析与SRAM不同之处：,勘误： P71，第一段倒数第二行CRS改为CAS。,3.3 DRAM存储器,三、读/写

9、周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间。通常为控制方便，读周期和写周期时间相等。,注意行选通信号、列选通信号的作用,3.3 DRAM存储器,四、 刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新有两种方式： 集中式刷新 分散式刷新,刷新操作有两种刷新方式：,1、集中式刷新: DRAM的所有行在每一个刷新周期中都被刷新。 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须至少每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间做为集中刷新操作时间。,刷新操作有两种刷新方式：,2、分散式刷新:每一行的刷新插入到正常的读/写周期之中。 例如p70，图3.7所示的DRAM有1024行，如果刷新周期为8ms，则必须至少每隔8ms1024=7.8us做一次行刷新操作。,思考：刷新与存取能不能并行？ 不能，因为内存就一套地址译码和片选装置，刷新与存取有相似的过程，它要选中某一行这期间片选线、地址线、地址译码器全被占用着。同理，刷新操作之间也不能并行意味着一次只能刷一行。,3.3 DRAM存储器,五、存储器容量的扩充 （重要） 1、字长位数扩展 假如给定的存储芯片字长位数较短，不能满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。 具体实现：三组信号线中，地址线和控制线公用而数据线单独分开连接。 所需存储芯片数量： d=设计要求的存储器字节容量 / 给定芯片存储器字节容量,存储芯片,例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。 解：所需芯片数量=(1M8)/(1M4)=2片 参照教材图3.9,3.3 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。 具体地，三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。

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