计算机第五章(2009)

1、第五章 存 储 器1 1n5-1 存储器概述n5-2 随机存取存储器n5-3 只读存储器n5-4 CPU与存储器的连接重点： 1、区分ROM、RAM2、数据在内存中的存放格式3、存储器芯片介绍及扩展 74LS138存储器：信息存储部件 1、0状态251 存储器概述5.1.1 存储器分类 一、按和CPU的关系分： 内存：CPU可直接访问；存储速度快；容量有限，受地址总 线位数限制 外存：CPU不可直接访问；存储速度慢；海量，要配置专门 的驱动设备才能完成访问外存，例：硬盘、软盘、磁带 、光盘，闪存盘。 CPU通过内存间接访问外存二、按材料分： 半导体（内存）；磁芯（磁盘），磁表面，激光（光盘 ）CPU内存外存CACHE 3nROM 只读存储器。用于存储操作系统程序BIOS及用户 固化程序。掉电时数据仍存在。按是否可以多次 写入及擦除方法可分为4种。 按集成电路内部结构的不同可分为几种： 掩膜型ROM：厂家烧写 无法再次写入 PROM： 用户烧写 EPROM： 紫外线擦除，可以多次写入 EEPROM： 电可擦除，可反复使用Flash： 电可擦除其部分内容，可反复使 用，允许多线程重写，速度

2、快，灵活性好。三、半导体存储器的分类(内存）4nRAM 随机存取存储器，可读写。掉电时数据丢失。按 集成电路内部结构的不同可分为几种： SRAM：信息存于触发器内；存取速度快，240ns ；功耗大，集成度低，价格高 Cache DRAM：信息存于极间电容内；存取速度慢，50 200ns；集成度高，价格低 内存条5四、选择存储器考虑因素 易失性 只读性 存储容量 存取时间 功耗 双极型（电流型）功耗大CMOS型（电压型）功耗小 可靠性 价格65.1.2 存储器组织8位：基本存储体 16位：奇偶存储体32位：4个存储体 64位：8个存储体 数据在内存中存储格式：n数据在内存中以字节为单位，1个字节占内存一个地址， 并且地址由00000H开始直至CPU所能支持的最高地址n一个字按相邻两个字节存放，存入时以低位字节在低地 址，高位字节在高地址，字单元的地址以低位地址表示5.1.3 存储器性能指标： 存储容量：bit, Byte, KB（210B），MB（220B), GB(230B）,TB（240B） 存取时间、可靠性、价格75-2 随机存取存储器RAM 随时在任意位置上存取信息一、静态随机存

3、取存储器SRAM （Static） 1、SRAM的结构存储一位信息的单元结构:6个管组成的双稳态触 发器电路存储矩阵：一块存储器芯片中的基本存储单元 按位结构或字结构排列成矩阵，存储二进制信息 。位结构 N*1 用于动态RAM和大容量静态RAM字结构 N*8 用于容量较小的静态RAM8矩阵：参见图5-3 可以节约译码电路例：共9个数据，以矩阵33排列，即 则共需6根地址线，若以线性排列，共需9根，节约3根地址译码器：对CPU发出的地址信号译码 存储器控制电路：片选、读、写片选：产生信号选中芯片，允许对其进行读、写操作读、写：控制三态双向缓冲器（输出入驱动），控制数据 流方向三态数据缓冲器9地 址 译 码 器存 储 矩 阵三 态 双 向 缓 冲 器存储器控制逻辑A0 A1APR/WCSD0 D1Dn片选读写信号102、SRAM芯片 6116（2k*8位） 6264（8k*8） 62128（16k*8） 62256（32K*8） 例：6264：8k*8 存储空间 地址线 数据线 8k=213 13根（A12A0） 8根（ I/O0 I/O7）控制线：4根（CE1、CE2 、WE 、OE）

4、CE1、CE2须同时有效CE1CE2工作方式LHHL读操作LHLH写操作H*未选中11与CPU的连接图 图5.5 存储速度快，但价格贵二、DRAM：Dynamic信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据“刷新”（对存储单元中的信息读 出，经读出放大器放大后再写入）。一般刷新时间2ms。 内存条：SDRAM, DDR SDRAM, DDR SDRAM （同步动态随机动态存储器） 存储速度较慢，但价格便宜12三、高速缓存器CACHE 为解决与CPU匹配及价格问题的矛盾，引入CACHE技术 CACHE：为介于CPU和主存储器之间的小容量存储器作用：用于存放CPU经常访问的代码和数据，以实现CPU 的零等待。 开机时CACHE无任何内容将主存储器中经常被CPU使用 的一部分内容“拷贝”到CACHE中CPU要读取存储器数 据时，CACHE控制器根据送出的地址，判定数据是否在 CACHE中若在，则“命中” 当CACHE：32k时，命中率86%, 当为64k时，命中率92%13四、存储器的工作时序图5-9地址 ADCtRC 读出周期tA 读取时间 tARBtCX 数据输

5、出读周期读恢复 时间片选到输出 有效CP U送出 地址CP U送 出片 选存 储器 输出 数据tCO14n存储器和CPU连接时的要求：nCPU的读周期 TA。从CPU送出的地址信号有 效到CPU要求的数据在总线上稳定的时间间隔 TA。n从片选信号有效到CPU要求的数据在总线上稳 定的时间间隔 TCO，否则外部电路须产生 WAIT信号，迫使CPU插入TW周期来满足上述时 间要求。155-3 只读存储器 ROM芯片系列：2764、2716、2732、27128、27256这一系列芯片的数据引脚都是8根，只是地址引脚 和控制引脚不同2716：2k8 27128：16k8例：2764芯片，容量8k8，地址线：A12A0，数据 线8根：D7D0 图5-14读出： ： 芯片使能：输出允许，连到信号线RD16编程 ：编程时电压输入：编程脉冲控制端 VCC、GND ：电源电压和地 ROM相对于RAM，少了 ，多了图5-16 2764与CPU的连接175-4 CPU与存储器的连接连接时应考虑：nCPU总线的负载能力 数据缓冲器或总线驱动 器nCPU的时序与存储器存取时间的配合n存储器的地址分配和片选 片

6、内地址 CPU的低位地址 片选信号 CPU的高位地址n控制信号的连接 18一、存储器的地址选择只有在CS有效时，才可能对该芯片进行操作！片内寻址(字选） 低位AB连到芯片的地址线， 地址连续。片间寻址(片选) 高位AB经译码器或线性组合 后连到芯片的片选线19例5-1 用两片SRAM6264 组成16K*8位的存储器系统 图5-196264 8K*8 需两片 16K存储器系统所需地址线：214- A0-A13 芯片地址线： A0-A12A13 A12 A11A0片选 字选 （连续地址） 电路连接： 字选线、控制线、数据线并联 片选线接高位地址线 图5-19 后页1.线性选择（线选）20图5-19A12| 6264 A0 1# D7|D0 CSA12 | 6264 A0 2# D7|D0 CSA13M/IOABDB21各芯片地址范围：A13A12 | A11A10 A9A8| A7A6A5A4| A3A2A1A01# 00 0000 0000 0000.01 1111 1111 11110000H1FFFH2# 10 0000 0000 000011 1111 1111 1111 200

7、03FFFH22特点：n接线简单nA19-A14没接，可随意，地址重叠nA19-A13其中可接任一根到片选线，若A14接到片 选，地址不连续。基本地址：0000H-1FFFH，4000H-5FFFH(其余高 位地址线设为0）n若 2根高位地址线作片选，任意时刻只能有一 根为低电平。若A13、A14分别接一个芯片，地址 ？232. 全译码对全部地址总线进行译码。16根地址线可寻址64K个 字节单元例 用6264组成64K8的存储器系统需芯片数 64K/8K=8片8根片选线除A0-A12外 ，A13-A15作片选加3：8译码器地址范围：1# 0000H-1FFFH 2# 2000H-3FFFH3# 4000H-5FFFH 4# 6000H-7FFFH.8# E000H-FFFFH2474LS138地址译码器C B A-译码输入，Y0Y7- 译码输出 G1G2AG2B-控制端74LS138Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7G1 G2A G2BC B A GND控 制 端输 入 端译 码 输 出25真值表G1 G2AG2BC BA输输出 1 0 0000Y0=0，其余为为

8、1 001Y1=0，其余为为 1 010Y2=0，其余为为 1 011Y3=0，其余为为 1 100Y4=0，其余为为 1 101Y5=0，其余为为 1 110Y6=0，其余为为 1 111Y7=0，其余为为 1每一根Yi接一块芯片26273.部分译码n将高位地址线中的几位经过译码后（不是全部高 位地址线）作为片选控制。n例5.3 2K8的芯片组成8K8的系统n芯片数 4 n字选线 A0A10n片选线 若用A11 A13译码 Y0Y3作为片选 地址 若用A11 A13译码 Y4Y7作为片选 地址283.部分译码 例：6116(2K*8)芯片8k*8存储系统 29数据线： 若CPU为8088，数据线8位，各芯片数据线并联 8位DB； 若CPU为8086，数据线16位，奇偶存储体由A0和 BHE选择哪个存储体 位扩展： 2k*4 2k*8 两片同一片选线2k*4 字扩展： 2k*8 4k*8 两片不同片选线2k*8 控制线：各芯片控制线并联，若为最小模式注意M/IO应为高电平二、存储器数据线与控制线的连接3031例5-4 用6264、2732、译码器组成8K字ROM和8K 字RAM。最小模式 6264 8K A0-A12 需2片2732 4K A0-A11 需4片 奇偶存储体： 字选线为AB的 A1A12 2732的A0-A11A1A13 6264的A0-A12 用A0、BHE区别奇偶存储体6264：A0反相后CE2，BHE反相后CE2（ 6264的CE1用作片选）2732：参见图5-23（这里是写） HWR奇存储体的OE LWR 偶存储体的OE 32数据线：D15D8奇存储体，D7D0 偶存储体 3-8译码器：M/IOG1 每一个Yi接一个芯片 片选端， 2732容量小，注意A13的接法（二次译 码） 各芯片地址范围：2732 1# 00000H01FFFH2# 02000H03FFFH 均包含两片6264 3# 04000H07FFFH 例：2732 1# 00000H01FFEH（全偶地址）00001H01FFFH（全奇地址）3334ROM奇偶存储体接法例2：2764芯片16k字系统，要求 第一组：B8000HBBFFF

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