数字电子钟逻辑电路设计new.doc
6页1、 内蒙古师范大学计算机与信息工程学院 数字电路数字电路课程设计报告课程设计报告 实习题目实习题目 指导教师指导教师职职 称称 学生姓名学生姓名 学学 号号 日日 期期 实习题目实习题目 指导教师指导教师职职 称称 学生姓名学生姓名 学学 号号 日日 期期 实习题目实习题目 指导教师指导教师职职 称称 学生姓名学生姓名 学学 号号 日日 期期 设计题目设计题目数字电子钟逻辑电路设计 指导教师指导教师张鹏举职称职称讲师 姓姓 名名 学学 号号 20101102055 日日 期期 2012-07-05 1 数字电子钟逻辑电路设计 计算机与信息工程学院 2010 级计科师范汉班班 程锦 20101102055 指导教师 张鹏举 讲师 摘要 通过 74LS161 的置数功能,分别实现时钟的时,分,秒的不同进位,当秒的个位为 9 时,第一片 74LS161 实现置数功能,把个位置零的同时并向十位发出脉冲信号,分的功能 和秒相同,当时的个位同秒的个位,但是当小时的个位为 4,十位为 2 时,实现整个电路的统 一清零。 关键词 74LS161;清零;置数 1 工作原理 一个基本的数字钟电路系统主要有“
2、秒”信号发生器、 “时” 、 “分” 、 “秒”计 数器、译码器及显示器电路组成。 “秒”信号产生器是整个系统的时基信号, “秒” 计数器采用60进制计数法,其是由2片74LS161采用清零法串联而成,每累计60秒发 出一个分脉冲信号。从“秒”计数器输出的该信号将被送到 “分”计数器。 “分” 计数器也采用60进制计数法,每累计60分钟,发出一个时脉冲信号,此计数原理与 “秒”计数器完全相同。从“分”计数器输出的该信号将被送到“时”计数器。 “时”计数器采用24进制计时器。将“时” 、 “分” 、 “秒”计数器的输出状态接到七 段显示器上,通过LED七段显示器显示出来。 本系统采用计数器、译码器、显示器、校时电路组成。由 LED 七段数码管来显 示译码器所输出的信号。采用了 74LS161 小规模集成芯片。 2 设计步骤及方法 一个基本的数字钟电路主要由译码显示器,“时” , “分” , “秒”计数器和定时 器组成。电路系统由秒信号发生器“时” 、 “分” 、 “秒”计数器、译码器及显示器电 路组成。 2 首先构成一个周期为一秒的标准“秒”脉冲信号,由74LS161采用置数法分别 组成
3、六十进制的“秒”计数器、六十进制“分”计数器,24进制“时”计数器。置 数法适用于具有预置数功能的集成计数器。对于就有预置数功能的计数器而言,在 其计数过程中可以将它输出的任意一个状态通过译码,产生一个预置数控制信号反 馈至预置数控制端,在下一个CP脉冲作用后,计数器会把预置数输入端的状态置入 输出端。预置数控制信号消失后,计数器就从被置入的状态开始重新计数。 2.1 秒计数器的设计 秒信号发生器是数字钟的核心部分,它的精度和稳定度决定了时信号发生器和 分信号发生器的精度。 “秒”计数器为 60 进制计数器。60 进制可通过十进制和六 进制串联而成,从而完成数码显示。因为同步加法计数器 74LS161 可构成 10 进制 以下的计数器,所以此电路中秒的计时采用 74LS161 来进行设计。 2.2 分计数器的设计 “分”计数器也是 60 进制计数器。同“秒”计数器一样是由 74LS161 计数器 设计构成。 2.3 时计数器的设计 时计数器是 24 进制计数器。考虑到器件的统一能增强调试的成功性,同样采 用两片 74LS161 十进制计数器产生计数和进位. 3 电路总体说明 3.1 计
4、数器 3.1.1 60 进制计数器 在数字钟的控制电路中,分和秒的控制都是一样的,都是60进制,都是由一个 十进制计数器和一个六进制计数器串联而成的,在电路的设计中我采用的是统一的 器件74LS161的反馈置数法来实现十进制功能和六进制功能。根据74LS161的结构 把输出端的0101(十进制为5)用一个与非门74LS00引到LD反端便可置数,这样就 实现了六进制计数。在分和秒的进位时,用秒计数器的LD端接分计数器的CP控制时 钟脉冲,脉冲在上升沿来时计数器开始计数。 3.1.2 24 进制计数器 数字钟小时的个位仍然采用要十进制,但是在小时的十位要有统一清零的功能, 3 也就是说当时钟小时的十位为2时,个位数为3时,整个时钟要统一清零,因为清零 不稳定,所以当个位为4时再统一清零,也就是十位的Q1与个位的Q2通过与非门一 起输出,输出端分别接6片161的清零端RD反。 3.1.3 电路原理总图 U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U3 74
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