七天玩转altera之基础篇

1、 通向 FPGA 之路-七天玩转 Altera 通向 FPGA 之路-七天玩转 Altera 之基础篇 V1.0 之基础篇 V1.0 目录： 目录： 1. Altera 基础基础 4 1.1 典型设计流程典型设计流程.4 1.2 QuartusII 编译流程编译流程4 1.3 管理管理 QuartusII 工程工程.5 1.4 设计输入设计输入 7 1.5 优化向导优化向导 9 2. Assignment Editor11 2.1 介绍介绍11 2.2 优化实例优化实例 14 2.2.1 PCI I/O 及乘法器及乘法器 .14 2.2.2 弱上拉弱上拉15 2.2.3 设置输出管脚驱动电流设置输出管脚驱动电流16 3. I/O 设计设计.20 3.1 I/O 系统系统20 3.1.1 早期早期 I/O 规划规划 20 3.1.2 引脚分配引脚分配27 3.1.3 验证并使能验证并使能 I/O 设置设置37 3.2 高级高级 I/O 系统系统.40 3.2.1 信号完整性仿真和分析需求信号完整性仿真和分析需求.41 3.2.2 SSN 分析和减小措施分析和减小措施.41 3.2.3 Q

2、uartusII 软件中的三类分析软件中的三类分析50 3.2.4 第三类：第三类：IBIS & HSPICE 模型模型.60 4. Netlist Viewers68 4.1 界面介绍界面介绍 71 4.1.1 图标图标 .71 4.1.2 视图视图 .75 4.2 浏览浏览76 4.3 过滤过滤80 4.3.1 类型类型 .81 4.3.2 层次化过滤层次化过滤 82 4.4 Tooltips.83 5. MegaWizard Plug-In Manager（暂无）（暂无）85 前言： 前言： 网上关于 Altera 的教程很多，可谓浩如烟海。大体来说有两类：一是，step by step 的指导如何操作 Quartus 软件，这类方法的优点是上手快，但却有知其然 不知其所以然之惑； 二是， 从一个很高的起点分析一些具体问题， 优点是有深度， 但也把大部分初学者拒之门外，不知路在何方。 本系列教程的宗旨是在力求全面介绍 Altera 及其 QuartusII 软件原理的基础 上，对何如使用 Altera FPGA 进行基础设计、时序分析、验证、优化四大方面进 行讲解。 本篇为基础篇

3、，推荐用一天时间掌握。还有三大类各需两天，一共七天。 本教程大部分内容参考翻译 altera 官方 handbook 和对应的 paper 等资料， 也 有部分章节系热心网友所创， 笔者基本原文引用， 只为阅读流畅性做了少许改动， 如造成原作者的不适，可联系笔者删除之。 后续教程视读者反映情况进行适当调整和发布。 2011.3.18 上海 foreveryoung 交流QQ群： 123035845/91968656 笔者QQ： 298467204 1. Altera 基础基础 1.1 典型设计流程典型设计流程 1.2 QuartusII 编译流程编译流程 下图为典型的设计流程。 “flat”编译流程从总体上对设计进行编译（一个后 综合、一个后适配网表） ，能进行全局优化。 除了“flat”编译流程，还可以选择渐进式流程（新工程的默认选择） ：用户 分配设计分区并单独处理每个分区（每一分区的后综合和后适配网表分开） ，合 并结果形成一个完整设计；重新使用以前成功编译的后综合或后适配网表，或者 从另一工程导入。具体特性和设计方法参照Altera 优化篇 。 1.3 管理管理 Quartus

4、II 工程工程 工程管理有三个方面： （1）工程存档； （2）工程复制； （3）修订。 1. 工程存档工程存档 工程存档建立两个文件： （1）压缩的 QuartusII 档案文件（.QAR）-包括设 计文件、 QPF文件和QSF文件、 数据库的选项 （工程路径中的 db和 incremental_db 文件夹） 、本地 QDF 文件（以便存档） ； （2）存档活动日志（.QARLOG） 。 路径为 Project - Archive Project。 2. 工程复制工程复制 在新路径中复制并保存完全相同的工程副本，包括工程文件（.QPF） 、设计 文件、设置文件。但是不复制用户库和外部参考文件，也不建立新的 QDF、只 复制 QDF（如果有） 。 可用于“在编辑设计前复制工作”的情况。路径为 Project - Copy Project。 3. 修订修订 修订功能使用新的约束设置或者编译选项，而不会丢失以前的工作。比如， 设计人员可以在同一设计文件上使用不同的选项（不同的目标器件、综合、适配 器设置等） 。可以使用这个特性比较不同修订的结果。 软件会生成修订专用工程文件，并存储在 db

5、 路径中： （1）复制并更新当前 版本文件（不需要重新编译） ； （2）当建立并编译新版本后，产生新文件。 我们可以按下图所示在不同的修订之间来回切换，以比较最好的设计效果。 除此之外，点击 Revisions 界面的 Compare，我们可以对以前的多个修订进 行比较，如下图所示的对比修订。 1.4 设计输入设计输入 QuartusII 支持多种输入： （1）文本编辑器，编辑 Verilog 等； （2）原理图编 辑器； （3）状态机编辑器； （4）存储器编辑器，HEX 或 MIF 文件。 （1）状态机编辑器）状态机编辑器 （2）存储器编辑器）存储器编辑器 存储器编辑器用来建立或者编辑 Intel HEX（.HEX）或者 Altera 专用（.MIF） 格式的存储器初始化文件。 对于设计输入，在设计“上电”时，用于初始化存储器模块（例如，RAM、 ROM） ：在器件编程期间，初始化文件数据发送至器件；初始化在器件复位编程 后，在设计复位前。 对于仿真，在仿真前或者断点之后，用于初始化存储器模块。 下图为建立存储器初始化文件的步骤。 可以右键列表， 然后让软件按一定规律， 比如递增或递

6、减， 来快速填充表格。 编辑好存储器初始化文件，可以在设计中导入，如下图所示。 1.5 优化向导优化向导 2. Assignment Editor Assignment Editor 是一个用于建立、编辑节点（node）和实体（entity-level） 的接口，能用来做 Local Constraint setting（不是全局设置） ，这样的约束可以比 较精确且效果好。 当你不用Assignment Editor而用其他方式编辑一个assignment时， Assignment Editor 会自动更新。 2.1 介绍介绍 Assignment Editor 提供表单分配输入和显示，支持从剪贴板复制和粘贴。 （1）建立分配：交叉探测）建立分配：交叉探测 （2）建立分配：）建立分配：Assignment Editor （3）节点发现器）节点发现器 （4）分配（时间）组）分配（时间）组 打开 Assignments - Assignment (Time) Groups。 除了如上图所示， 也可从 Assignment Editor 的“From”或者“To”栏中找到新建 分配组。 （5

7、）Assignment Editor 动态检查动态检查 （6）导出）导出 CSV 文件分配文件分配 如果习惯于在表格中对分配进行编辑，例如 Excel，那么可以将分配导出 为.csv 文件（File Export） 。将.csv 文件导入到 Excel 中再编辑分配，然后使用 Assignments 菜单中的 Import Assignments 命令， 将分配导回到 Quartus II 软件中。 2.2 优化实例优化实例 在指定的设计模块上， 需要考虑综合时应重点关注速度、面积还是对这两方 面综合考虑。 可以采用工程全局设置来均衡优化整个设计，也可以使用 Assignment Editor 来设置约束关键设计模块，针对速度或者面积进行优化，其优先权高于工程全局 设置，因为指定节点或者实体的分配优先权总是高于工程全局设置。 当利用 Assignment Editor 输入或保存约束时，QSF 文件（分配最终被存储 到该文件中）不会自动更新。只有在保存或编译后，QSF 文件才会被更新。可以 通过 Tools Options - General - Processing 菜单中的选项更改

8、这种方式，即立 即更新分配。但这会稍微影响软件的性能，因为软件访问 QSF 文件的频率增大。 2.2.1 PCI I/O 及乘法器及乘法器 PCI I/O 分配能够触发使能很多 Altera 器件 I/O 引脚上的 PCI 钳位二极管， 实现与 PCI 总线的接口。 这一分配只能是 ON 或者 OFF。 这样用于使能器件的硬 件功能的分配类型有很多。比如使能并设置片内匹配电阻的分配，实现 DDR 存 储器接口等高速接口。 又如，如果设计人员希望一个乘法器不用嵌入式乘法器模块，而用 LEs 来 组合，可按下图所示设置。 前后结果比较如下： 2.2.2 弱上拉弱上拉 弱上拉，推挽，开漏是 3 种输出方式。 弱上拉一般用在和外围器件的通讯上， 比如 I2C 总线等，但不能用于需要驱 动能力强的上拉应用中。 当设置为弱上拉输出方式，此时各个 I/O 口与 VDD 之间约有 100K 电阻。 如输出逻辑电平为 1，则输出端有接近 VDD 的电平出现；如输出为 0，则弱上 拉电路自动关闭。当输出端处于模拟量输入状态时，弱上拉电路也会自动关闭。 当设置为漏及开路，应外接上拉电阻(10K)，使 I/O

9、 口输出为 1 时，有 3.5V 以上的高电平输出。 当设置为推挽输出，至少可驱动 20 多个 LS TTL 门电路。可直接驱动外设 接口，无须外加驱动总线的芯片(如 74LS244，74LS245 等)，其总线驱动能力比 C8051 大大加强，而且灵活。 打开 Assignment Editor，在弹出的界面里选择 I/O Features，选择需要加弱上 拉的管脚，使能 Weak Pull-Up Resistor 选项。 重新综合布局布线生成新的下载文件即可生效。 本方法仅适用于管脚加弱上拉电阻，Altera 没有下拉电阻的设置。 除了使用 Assignment Editor，也可以在 Pin Planner 中设置。具体过程如下： （1） 在菜单 Assignments 中选择 Pin Planner， 在弹出的 Pin Planner 界面的 All Pins 区域里点击鼠标右键，找到 Customize Columns。 （2） 在弹出的 Customize Columns 对话框的左列表框选择 Weak Pull-Up Resistor， 再点击， 把 Weak Pull-Up Resistor 添加到右列表框， 这样在 Pin Planner 的 All Pins 区域里就有一列 Weak Pull-Up Resistor 的设置项。 （3） 再把需要上拉电阻的 Pin 在其对应的 Weak Pull-Up Resistor 列的位置双极鼠 标左键，就会弹出一个 Off/On 的选项，选上 On 就可以了。 （4）重新综合布局布线生成新的下载文件即可生效。 2.2.3 设置输出管脚驱动电流设置输出管脚驱动电流 （1）Chip Editor 实现实现 打开经过编译后的工程的 Fitter 报告，点击 Output Pins，右窗口出现 Output Pin 的列表。在 Output Pins 列表中用鼠标左键选中要加驱动电流的输出管脚。点 右键选择 Locate/Locate in Chip Editor，如下图所示。 指定输出管脚的 pad 会在 Chip Editor 窗口高亮显示，如下图所示。 左键双击高亮显示指定的 pad， 进入下图所示 Resource Property Editor

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