数字逻辑电路与系统设计[蒋立平主编][习题解答].

1、第4章习题及解答4.1 用门电路设计一个4线2线二进制优先编码器。编码器输入为，优先级最高，优先级最低，输入信号低电平有效。输出为，反码输出。电路要求加一G输出端，以指示最低优先级信号输入有效。题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路图如图题解4.1所示。由真值表可知。4.3 试用3线8线译码器74138扩展为5线32线译码器。译码器74138逻辑符号如图4.16（a）所示。题4.3 解：5线32线译码器电路如图题解4.3所示。4.5写出图P4.5所示电路输出和的最简逻辑表达式。译码器74138功能表如表4.6所示。题4.5解：由题图可得：4.7 试用一片4线16线译码器74154和与非门设计能将8421BCD码转换为格雷码的代码转换器。译码器74154的逻辑符号如图4.17所示。解：设4位二进制码为，4位格雷码为。根据两码之间的关系可得：则将译码器74154使能端均接低电平，码输入端从高位到低位分别接，根据上述表达式，在译码器后加3个8输入端与非门，可得可直接输出。（图略）4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符

2、号如图4.37（a）所示。 题4.9解：如将按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端必须接有效电平，图略） 4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a）真值表。试用两个4线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。 题4.11解：由图4.3（a）真值表可见，当编码器无信号输入时，因此可以利用的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到端；当高位编码器（2）的时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）的码送到端（当无编码信号输入输入时，）。编码器输出的最高位码，由高位编码器（2）的信号取反获得。由电路可见，表示无编码信号输入。 4.1

3、3 试用一片3线8线译码器74138和两个与非门实现一位全加器。译码器74138功能表如表4.6所示。题4.13解：全加器的输出逻辑表达式为： 式中，为两本位加数，为低位向本位的进位，为本位和， 为本位向高位的进位。根据表达式，所设计电路如图题解4.13所示。4.15 写出图P4.15所示电路的输出最小项之和表达式。题4.15解： 4.17 试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。题4.17解：由于加减器的输入均为二进制正数，所以，当电路作加法时，输出一定为正，这时图4.47中的表示进位。当时，电路作减法运算，电路实现功能。由例4.15分析可知，当时，电路输出即为原码；当时，应将电路输出取码，使其成为原码。设电路符号位为，进位位为，可写出和的表达式为，。当时，须对取码。所设计电路如图题解4.17所示。*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD码减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。（提示：BCD码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补

4、电路可用门电路实现）题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD码加法器的进位信号的状态来决定是否对BCD码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例4.16结果，也可自行设计。selcom10s为判断求补电路，当bcdsum输出进位信号C为1时，表示结果为正，；当C为0时，表示结果为负，Y应是S的10 的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略）4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不同时输出为1。数据选择器74HC4539功能表

5、见图4.34(b)所示，译码器74138功能表如表4.6所示。题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中，和为两个需比较的二进制数，A 被加到数据选择器的地址输入端，B被加到译码器的输入端，容易看出，当时，数据选择器的输出；当时，。 4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABCD为8421BCD码，用以表示一位十进制数X。当X5时，该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD码与4比较，电路图如图题解4.25所示。 4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：,。74HC85功能表如表4.15所示。题4.27解：首先用3个数值比较器74HC85分别完成和、和、和之间的比较，比较的结果有

6、3组，分别是，；，；，。利用这3组结果，根据题目要求，加8个门电路，可完成电路设计。电路图如图题解4.27所示。4.29 试用两片74HC382ALU芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。题4.29解：两片74HC382ALU芯片连成8位减法器电路如图题解4.29所示。图中ALU（1）为低位芯片，ALU（2）为高位芯片，要实现减法运算，选择码必须为001，低位芯片的CN输入必须为0。习题5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X为外部输入信号，Z为外部输出信号，A、B、C、D是时序电路的四种状态。 图P5.1 图P5.2题5.1 解：图 题解5.15.3 在图5.4所示RS锁存器中，已知S和R端的波形如图P5.3所示，试画出Q和对应的输出波形。 图P5.3题5.3 解： 图 题解5.35.5 在图5.10所示的门控D锁存器中，已知C和D端的波形如图P5.5所示，试画出Q和对应的输出波形。 图P5.5题5.5 解：图 题解5.55.7 已知主从RS触发器的逻辑符号和CLK、S、R端的波形如图P5.7所示，试画出Q端对应的波形（设触发器

7、的初始状态为0）。图P5.7题5.7 解：图 题解5.75.9 图P5.9为由两个门控RS锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，要求：（1）列出特性表； （2）写出特性方程；（3）画出状态转换图；（4）画出状态转换图。图 题解5.9题5.9 解：（1）特性表为： CLK X YQnQn+1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 101010101Qn01001110（2） 特性方程为：（3） 状态转换图为：图 题解5.9（3）（4）该电路是一个下降边沿有效的主从JK触发器。5.11 在图P5.11（a）中，FF1和FF2均为负边沿型触发器，试根据P5.11（b）所示CLK和X信号波形，画出Q1、Q2的波形（设FF1、FF2的初始状态均为0）。 图P5.11题5.11 解： 图 题解5.115.13 试画出图P5.13所示电路在连续三个CLK信号作用下Q1及Q2端的输出波形（设各触发器的初始状态均为0）。图P5.13题5.13 解：图 题解5.135.15 试用边沿D触发器构成边沿T触发器。题5.15 解：D触发器的特性方程为：T触发器的特性方程为： 所以，5.17请分析图P5.17所示的电路，要求： （1）写出各触发器的驱动方程和输出方程； （2）写出各触发器的状态方程；（3）列出状态表；（4）画出状态转换图。图P5.17题5.17 解：（1） 驱动方程为： ； ；输出方程为：（2） 各触发器的状态方程分别为：； （3） 状态表为：X Q1n Q0nQ1n+1 Q0n+1 Z0 0 0 0 0 00 0 1 0 0 00 1 00 0 00 1 10 0 01 0 00 1 01 0 11 0 01 1 01 0 11 1 11 0 1（4）状态转换图为：图 题解5.17（4）5.19请分析图P5.19所示的电路，要求：（1）写出各触发器的驱动方程；（2）写出各触发器的状态方程；（3）列出状态表；（4）画出状态转换图(要求画成Q3Q2Q1)。图P5.19题5.19 解：（1） 驱动方程为：； ； ；（2） 各触发器的状态方程分别为：； ； ；（3） 状态表为：Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+10 0 0 0 0 1 0 0 1 0 1 00 1 00 1

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