用移位寄存器设计一个串行累加器
5页1、设计一个串行累加器一、实验目的1学习中规模双向移位寄存器逻辑功能集成电路的使用方法。2熟悉移位寄存器的应用一一构成串行累加器和环形计数器。二、实验内容及要求用移位寄存器设计一个串行累加器。要求将已分别存于四位移位寄存器Ra和Rb中的两个二进制数A、B按位相加,其和存于移位寄存器Ra中。三、设计过程累加器是由移位寄存器和全加器组成的一种求和电路,它的功能是将本身寄存的数和另一个输入的数相加,并存在累加器中。串行累加器结构框图如图2所示。设开始时,被加数和加数已分别存入累加寄存器和加数寄存器。进位触发器D已被清零。在第一个脉冲到来之前,全加器各输入、输出端的情况为:AnA0,BnB0, Cn-10,SnA0+B0+0S0,CnC0在第一个脉冲到来之后,S0存入累加器和移位寄存器的最高位,C0存入进位触发器D端,且两个移位寄存器中的内容都向右移动一位。全加器各输出为:SnA1+B1+C0S1,CnC1在第二个脉冲到来之后,两个移位寄存器中的内容都又向右移动一位,S1存入累加器和移位寄存器的最高位,原先存入的S0存入次高位,C1存入进位触发器D端,全加器各输出为:SnA2+B2+ C1S2,C
2、nC2。移位寄存器是具有移位功能的寄存器。移位的方向取决于移位控制端S的状态。本实验用的双向移位寄存器74LS194逻辑功能如下表1所示,引脚排列见图1。表174LS194逻辑功能序号输入端输出功能清零控制信号串行时钟CP并行Q0 Q1 Q2 Q3CRS1 S0SRSLD0 D1 D2 D310 0 0 0 0清零21 1(0) Qn0 Qn1 Qn2 Qn3不变3111 A BCDA BCD并行输入410 11 1Qn0 Qn1 Qn2 右移51010 0Qn0 Qn1 Qn2 6110 1 Qn1 Qn2 Qn3 1左移7110 0 Qn1 Qn2 Qn3 08100 Qn0 Qn1 Qn2 Qn3保持 图1 74LS194引脚排列 图2串行累加器结构框图四、实验用仪器、仪表 数字电路实验箱、万用表、74LS194、74LS183、74LS74等五、实验步骤1. 检查导线及器件好坏(即加上电源后,按74LS194、74LS183、74LS74的功能表进行检测)。2. 按上图连接电路。74LS194(A、B )的D0、 D1、D2、 D3分别接逻辑开关(A0011,B0001,AB0
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