用verilog-hdl多功能数字钟
9页1、Verilog HDL实验报告基于Verilog HDL语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟:()计时功能:包括时、分、秒。()定时与闹钟功能:能在所设定的时间发出铃音。()校时功能:对小时、分钟和秒钟进行手动校时。()整点报时功能:每到整点能够发出“嘀嘀嘀嘀嘟”四短一长的报时。二、试验原理 多功能数字钟端口示意图数字钟设有五个输入端,分别为时钟输入(CLK)、模式(MODE)、产生声音的时钟信号(CLK_1K)、切换(TURN)和调时(CHANGE)键。输出共七个,其中HOUR7.0、MIN7.0和SEC7.0采用BCD计数方式,分别驱动2个数码管。硬件电路原理图如下:三、试验内容1. 代码/*信号定义: clk: 标准时钟信号,其频率为4Hz; clk_1k:产生闹铃声、报时音的时钟信号,其频率为1024Hz; mode:功能控制信号;为0:计时功能; 为1:闹钟功能; 为2:手动校时功能; turn:接按键,在手动校时功能时,选择是调整小时还是分钟; 若长时间按住改建,还可使秒信号清零,用于精确调时; change: 接按键,手动调整时,每按一次,计数器加
2、1; 如果长按,则连续快速加1,用于快速调时和定时; hour,min,sec:此三信号分别输出并显示时、分、秒信号, 皆采用BCD码计数,分别驱动6个数码管显示时间; alert:输出到扬声器的信号,用于产生闹铃音和报时音; 闹铃音为持续20秒的急促的“嘀嘀嘀”音,若按住“change”键, 则可屏蔽该音;整点报时音为“嘀嘀嘀嘀嘟”四短一长音; LD_alert:接发光二极管,指示是否设置了闹钟功能; LD_hour:接发光二极管,指示当前调整的是小时信号; LD_min:接发光二极管,指示当前调整的是分钟信号*/module clock(clk,clk_1k,mode,change,turn,alert,hour,min,sec,LD_alert,LD_hour,LD_min);input clk,clk_1k,mode,change,turn;output alert,LD_alert,LD_hour,LD_min;output7:0 hour,min,sec;reg7:0 hour,min,sec,hour1,min1,sec1,ahour,amin;reg1:0 m,fm,n
3、um1,num2,num3,num4;reg1:0 loop1,loop2,loop3,loop4,sound;reg LD_hour,LD_min;reg clk_1Hz,clk_2Hz,minclk,hclk;reg alert1,alert2,ear;reg count1,count2,counta,countb;wire ct1,ct2,cta,ctb,m_clk,h_clk;always (posedge clk) begin clk_2Hz=clk_2Hz; if(sound=3) begin sound=0; ear=1; end /ear信号用于产生或屏蔽声音 else begin sound=sound+1; ear=0; endendalways (posedge clk_2Hz) /由4Hz的输入时钟产生1Hz的时基信号 clk_1Hz=clk_1Hz;always (posedge mode) /mode信号控制系统在三种功能间转换 begin if(m=2) m=0; else m=m+1; endalways (posedge turn) fm=fm;alw
4、ays /产生count1,count2,counta,countb四个信号 begin case(m) 2:begin if(fm) begin count1=change; LD_min,LD_hour=2; end else begin counta=change; LD_min,LD_hour=1; end count2,countb=0; end 1:begin if(fm) begin count2=change; LD_min,LD_hour=2; end else begin countb=change; LD_min,LD_hour=1; end count1,counta=2b00; end default:count1,count2,counta,countb,LD_min,LD_hour=0; endcaseendalways (negedge clk) /如果长时间按下“change”键,则生成“num1”信号用于连续快速加1 if(count2) begin if(loop2=3) num2=1; else begin loop2=loop2+1; num2
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