第三次——第2章第一次 课第 一节

第2章 FPGA器件,内容提要 本章介绍Xilinx公司的Spartan-、Spartan-E 、Virtex-、Virtex-Pro、Virtex-ProX系列FPGA器件， Altera公司的FLEX、ACEX1K、APEX、Mercury、Excalibur、Stratix系列FPGA器件的主要技术特性、器件结构、输入/输出接口、逻辑单元、RAM等结构特点。,第2章 FPGA器件,知识要点： FPGA器件结构 可配置逻辑模块 逻辑单元 输入输出接口模块 BlockRAM,数字延迟锁相环， 嵌入式阵列块， 逻辑阵列块。 快速通道互连，进位链，级联链，工作模式，微处理器的配置。,本章的重点是掌握Xilinx公司和Altera公司的FPGA器件的： 主要技术特性 器件结构 输入/输出接口 逻辑单元、RAM等结构特点。,第2章 FPGA器件,第2章 FPGA器件,注意区分Xilinx公司和Altera公司的FPGA器件结构上的不同点，注意区分同一公司不同系列产品内部结构、技术性能上的不同点，学习过程中要采用“Black Box”方法去掌握器件的主要特点、功能及应用。器件的功能实现需要通过实际的设计过程加深理解，注意不同器件的设计工具是不同的。,2.1 Xilinx FPGA器件,美国Xilinx公司1984年首先推出了世界上第一片现场可编程门阵列 FPGA（Field Programmable Gate Array）。之后，从XC330、XC4000到Spartan-、Spartan-E和 Virtex-、Virtex- Pro，Xilinx公司不断推陈出新，一直保持着FPGA领域的全球领先地位。,2.1.1 Xilinx FPGA器件简介,2.1.1 Xilinx FPGA器件简介,目前，Xilinx公司的C3000XC4000Spartan和Virtex系列FPGA已经基本被淘汰，Spartan XL和Virtex-E系列FPGA也逐渐退出市场。Spartan-、Spartan-E和 Virtex-、Virtex- Pro是Xilinx公司的主流FPGA产品。 Xilinx公司的FPGA产品分为高密度、高性能和低成本、低密度两种类型。,2.1.1 Xilinx FPGA器件简介,Spartan-具有LC数5292，BlockRAM容量56Kbit,DLL（Delay -Locked Loop ，数字延迟锁相环）时钟管理,I/O接口速度200MHz。 Spartan-E具有LC数15552，BlockRAM容量288Kbit,DLL时钟管理,I/O接口速度400MHz。 Spartan-和Spartan-采用成熟的FPGA结构，支持流行的接口标准，具有适量的逻辑资源和片内RAM，并提供灵活的时钟处理，是 Xilinx公司低成本、低密度FPGA产品的代表，是ASIC的有效替代产品，被广泛应用在各类低端产品中。,2.1.1 Xilinx FPGA器件简介,Virtex-具有LC数104832，BlockRAM容量3024Kbit, DCM （Digital Clock Manager，数字时钟管理器）时钟管理，硬件乘法器，I/O接口速度840MHz。 Virtex- Pro具有LC数125136，BlockRAM容量10008Kbit, DCM （Distal Clock Manager，数字时钟管理器）时钟管理，硬件乘法器，I/O接口速度3,125MHz。 Virtex-和Virtex- Pro具有逻辑容量大、片内RAM多、时钟频率高、含有硬乘法运算单元、支持多种接口标准等特点，是 Xilinx公司高密度、高性能FPGA产品的代表，已广泛应用于复杂网络设备、无线基站、高端视频处理器等高性能产品中。,2.1.2 Spartan-和Spartan-E系列产品,1.主要技术特性,Spartan-和Spartan-E系列产品主要技术特性如表2.1.1和表2.1.2所示。,表2.1.1 Spartan-系列产品主要技术特性,表2.1.2 Spartan-E系列产品主要技术特性,注：1.用户I/O数不包括4个全局时钟（global clock）/用户输入引脚端。,Spartan-和Spartan-E系列产品同一型号的有用的用户I/O接口，根据不同的封装形式具有不同的数量，例如：Spartan-系列中的XC2S200采用不同的封装PQ208、 FG256、 FG456，引脚端数分别为140、176、284。,2. 器件结构,Spartan-和Spartan-E系列产品内部结构如图2.1.1所示，主要由： 可配置逻辑模块（CLB，Configurable Logic Block）、 输入输出接口模块（IOB，InputOutput Block）、 BlockRAM 数字延迟锁相环（DLL，Delay-Locked Loop）组成。,CLB模块用于实现FPGA的大部分逻辑功能 IOB模块用于提供封装管脚与内部逻辑之间的接口 BlockRAM用于实现FPGA内部数据的随机存取 DLL用于FPGA内部的时钟控制和管理。,图2.1.2 Spartan-和Spartan-E系列产品内部结构,3. CLB（Configurable Logic Block, 可配置逻辑模块）,在Spartan-和Spartan-E系列产品中，逻辑单元（LC，Logic Cell）是CLB模块的基本结构。 l个 LC包括1个4输入的函数发生器、进位控制逻辑和存储逻辑。 在LC中，每个4输入函数发生器可以用于实现 1个 4输入查找表（LUT，Look Up Table）、16 ×1bit同步 RAM或 16 ×1bit移位寄存器； 存储逻辑可配置为D触发器或锁存器； 进位控制逻辑与CLB模块中的运算逻辑相配合，可以在二个LC中实现 1个1位全加器。 在LC中，每个函数发生器的输出既可以驱动CLB模块的输出，也可以作为D触发器的输入。,在Spartan-和Spartan-E系列产品中，每个CLB模块含有两个切片（Slice）,每个Slice包括两个LC。 Slice的内部结构如图2.1.3所示，图中：Look-Up Table（LUT，查找表），Carry and Control Logic（CCL，进位控制逻辑）。除了4个基本的LC外，在CLB模块中还包括附加逻辑和运算逻辑。CLB模块中的附加逻辑可以将2个或4个函数发生器组合起来，用于实现更多输入的函数发生器。,图2.1.3 Spartan-和Spartan-E切片（Slice）结构,4. IOB（InputOutput Block， 输入输出接口模块）,Spartan-和Spartan-E的IOB内部结构如图2.1.4所示，IOB内部包含有： 可编程延迟（Programmable Delay）、 可编程输出缓冲器（Programmable Output Buffer）、 可编程输入缓冲器（Programmable Input Buffer ）、 可编程偏置和ESD网络（Programmable Bias &ESD Network ）、 内部基准（Internal Reference）、 到下一个I/O的连接（ To Next I/O）、 到另一个Bank VREF输入端的连接（To Other External VREF Inputs of Bank）， I/O等输入输出直接连接到封装引脚端（Package Pin）。,IOB模块提供FPGA内部逻辑与外部封装管脚之间的接口。在IOB模块中，三个内部寄存器共享一个时钟信号（CLK）和置位复位信号（SR），具有独立的使能信号OCE、TCE和ICE，可以实现D触发器和锁存器功能。,IOB模块的外部信号输入路径上有一个缓冲器，用于控制外部输入信号是否直接进入FPGA内部。如果外部输入信号不直接进入FPGA内部，将通过IOB模块中的内部寄存器输入到FPGA内部。通过配置IOB模块的输入缓冲器，可以支持Spartan-和Spartan-E系列产品的所有输入接口信号标准。大多数情况下，输出信号的高电平取决于接口电压Vcco。,图2.1.4 Spartan-和Spartan-E的IOB内部结构,图2.1.5 Spartan-和Spartan-E IO管脚的Bank结构,Spartan-和Spartan-E系列产品的IO管脚分布在8个Bank中，同一个Bank的Vcco电压必须保持一致，不同Bank的Vcco电压允许不同。注意：在TQ144和PQ208封装中，所有Bank的Vcco电压必须保持一致。,Vcco电压相同是输出接口标准兼容的基本条件。同一Bank中的IO接口标准应保持兼容，不同Bank间的IO接口标准可以不要求兼容。Spartan-可以兼容的输出接口标准如表 2.1.3所示。Spartan-E可以兼容的输出接口标准如表 2.1.4所示。,表 2.1.3 Spartan-可以兼容的输出接口标准,表 2.1.4 Spartan-E可以兼容的输出接口标准,5. BlockRAM,在Spartan-和Spartan-E系列产品中，不同型号的产品BlockRAM数量不同。 BlookRAM单位容量为4Kbit，如图2.1.6所示，Spartan-和Spartan-E内部的BlockRAM是一个完全同步的双端口 RAM，端口的数据宽度可独立配置。,图2.1.6 BlookRAM示意图,表2.1.5 Block RAM 端口纵横比,通过级联多个BlockRAM可以实现FPGA内部的大容量数据存储。Block RAM 端口纵横比如表2.1.5所示。,DLL（Delay Locked Loop， 数字延迟锁相环）,在Spartan-和Spartan-E系列产品中，Xilinx公司一直采用数字延迟锁相环技术进行FPGA内部的时钟控制。 通过使用 FPGA内部的 DLL，可以消除时钟相位偏移、变换时钟频率（倍频或分频）和调整时钟输出相位。,如图所示，DLL主要由可变延迟线和控制逻辑构成。 时钟分配网络把时钟信号送到目标内部寄存器的时钟端口和时钟反馈管脚CLKFB。控制逻辑抽样输入时钟和输出反馈时钟信号，并根据比较结果调整可变延迟线。通过在输入时钟和反馈时钟之间插入时延脉冲，DLL电路可以使输入时钟和输出时钟的上升沿对齐。当输入时钟脉冲上升沿和反馈时钟脉冲上升沿对齐后，时钟延迟锁相环将被锁定，从而达到控制时钟相位偏移的作用。与 PLL（Phase Locked Loop）锁相技术相比，DLL具有锁相性能稳定、相位偏移不累加等优点。,每个全局时钟缓冲器都与数字延迟锁相环（DLL）相连，每个DLL可以驱动两个全局时钟网络。通过监控输入时钟信号和分布时钟信号，DLL可以自动调整并消除输入时钟信号与FPGA内部分布时钟信号之间的相位偏移，从而保证到达内部触发器的时钟边沿与时钟输入管脚的信号同步。,DLL除了用于消除时钟分布延迟外，还可以用于倍频、分频和移相。DLL不支持任意系数分频，其分频系数可以是 1.5、2、2.5、3、4、5、8或者 16。为保证 FPGA在启动前获得正确的时钟，下载配置过程可以在 DLL锁定时钟信号后结束。,2.1.3 Virtex-系列产品,1.主要技术特性,2. 内部结构,Virtex-系列产品的内部结构如图2.1.8所示，主要由CLB、IOB、BlockRAM、DCM和乘法器等组成。 其中，内部的 CLB模块含有 4个 Slice，用于实现FPGA的大部分逻辑功能。 内嵌的专用乘法器电路可以提高产品进行数字信号处理的速度。 内嵌大容量的BlockRAM，用于实现FPGA内部的随机存取，可以适应设计对大容量片内存储的要求。 将DLL改为数字时钟管理器（DCM，Distal Clock Manager