EDA技术实用教程 工业和信息化普通高等教育“十二五”规划教材立项项目 教学课件 ppt 作者 朱娜 张金保 王志强 李建利 第8章Quartus II9

第8章 Quartus II9.0软件功能及常用辅助设计工具,8.1 I/O分配验证,8.1.1 I/O分配验证简介 QuartusII9.0软件中的start I/O Assignment Analysis（开始I/O分配验证）命令能在设计早期检查I/O分配，因此用户可以在FPGA工程设计的整个过程检查管脚分配的合法性。若没有设计文件，只能检查管脚是否使用了正确的参考电压、管脚位置分配是否有效和采用的混合I/O标准是否正确等等，是一个不完整的检查，其他的规则就需要用户自己在设计中注意；若在执行I/O分配验证时包含有设计文件，则可以对设计的I/O管脚和相关逻辑执行更加彻底的合法性检查。 Quartus II9.0的I/O分配验证命令主要适用于StratixTM II、Stratix GX、stratix、Max II 和CycloneTM器件系列。,I/O分配验证能快捷地检查所有的I/O分配，遇到第一个分配错误时不停止，直到把所有的分配都验证过后，工具才停止分析，这样用户可以观察到设计中的所有I/O分配问题，并一次性进行修改后再次运行I/O分配验证。,I/O分配验证流程以及完备性取决于用户工程是否包含设计文件：如果板级布局必须要在开始FPGA设计之前完成时，使用的是无设计文件的I/O分配验证流程，这个流程不需要设计文件，主要用于检查管脚分配的合法性，如设置的电平类型是否正确，以及一个Bank 中所有管脚的驱动电流是否超过其最大电流限制等。已经有了完整的FPGA设计文件时，使用的是包含部分或全部设计文件的I/O分配验证流程。这种设计流程将彻底检查管脚分配和相关逻辑的合法性。不管采用哪种流程，都需要包含“管脚约束分配”、“运行分析和综合”、“运行I/O分配验证”和“查看报告文件”这几个步骤。,I/O分配检查的规则,1无设计文件的I/O分配验证设计流程,无设计文件时使用以下步骤执行I/O分配验证： 1）创建FPGA工程。 2）使用Assignment pins对工程分配管脚，可以设定与I/O管脚相关的特性，如I/O标准、管脚锁定、当前的电流强度等。,端口保留属性设置,3）选择【Processing】/【Start】/【start I/O Assignment Analysis】命令，运行I/O分配验证功能。 4）分配验证运行结束后，查看编译报告、布局布线报告以及信息窗口。若是报告中有错误，则纠正错误以后重新运行分配验证命令，直到没有错误为止。,2有部分或全部设计文件的I/O分配验证设计流程,8.1.2 I/O分配验证运行,使用I/O分配验证命令时需要读入一个内部的映射网表和一个QuartusII9.0设置文件（.qsf），所有的分配约束都被存放在这个qsf文件中。 无设计文件时I/O分配验证命令只需读入qsf文件；有部分或全部设计文件时需要读入qsf文件和一个映射网表文件，这个文件是Quartus II9.0根据设计文件产生的。,不管有无设计文件，运行I/O分配验证命令都需要首先分配管脚，可以采用如下3种方法：分配管脚（Assign Pins）对话框、分配编辑器（Assignment Editor )和TCL命令和平面布局规划器。,在分配管脚的时候，一般把具有兼容性的I/O标准的信号分配在同一个Bank里。如果在设计中有待分配总线信号数超过一个I/O Bank中可分配管脚数时，简单的方法是使用边界锁定分配（Top、Right、Bottom、Left等4条边界）。使用边界锁定分配可以使得总线都集中在芯片的一边，因此可以改善宽总线的电路板布线能力。,Altera 器件的4 条边界封装图,2) 运行I/O分配验证 启动I/O管脚锁定分析界面,I/O分配验证报告中的所有封装管脚信息,I/O分配验证过程信息,I/O分配验证报错信息,8.2 功率分析,设计PCB时，需要准确估算一个器件的功率，以得到适当的功率预算，选择合适的供电电源、散热片和通风系统，所以FPGA的功率分析也变得越来越重要。QuatusII9.0软件中有两种功率分析方法，一种是Excel-based的功率计算器，另一种是基于仿真的功率估算器。用户可以在设计过程中的不同阶段估算功率。若设计FPGA与板级设计同时进行，只能用基于Excel的功率计算器估算设计的功率，且器件中各种资源的使用情况需要用户去估计。如果FPGA 设计已经完成，则由QuartusII9.0软件产生的功率估算文件就能作为基于Excel的功率计算器的参数输入，无需用户自己去手动填写。而这时，Excel-based的功率计算器和基于仿真的功耗估算两种方法都可以使用。,8.2.1 Excel-based功率计算器,功率计算器总图,功率计算器中的器件和参数输入,功率计算器中的时钟线网络部分,功率计算器中的逻辑单元部分,功率计算器中的PLL部分,功率计算器中的RAM部分,功率计算器中的I/0 Power部分,功率计算器中的总功率计算部分,打开工程文件后，选择【Projects】/【Generate Powerplay Early Power Estimator File】命令，弹出一个窗口，提示用户已经成功生成*_early_ pwr.txt的功率估算文件,功率估算文件调入及参数对话框,8.2.2 Simulation-based功率估算,首先选择【Assignemnets】/【Settings】命令，在弹出的对话框的左边选项中选择【simu lator】，单击【Power Estimation】按钮,设置simulation-based功率估算的起始和结束时间，Start time栏是设置开始时间，默认时间为0.0ns , End time是设置结束时间，选中【Estimate power consumption】选项，仿真器在仿真期间将会计算和报告功率。设置好后，单击“OK”按钮之后运行时序仿真即可，自动进行功率估计。,8.3 原理图观察工具,8.3.1 RTL阅读器 1简介 RTL 阅读器的基本设计流程,2用户界面和使用方法 1）用户界面 启动RTL 阅读器界面,RTL 阅读器界面,（1）RTL级原理图 右侧是原理图视图，包含了设计中的逻辑块和连线，如复用器、寄存器、加法器和逻辑门等。设计结构在原理图中显示的节点单元主要是输入输出端口、逻辑门、寄存器、Altera原语、等级实体和高级操作符。 当在原理图中选中一个节点或端口时，此端口或节点以红色显示，但是与其相连的线则没有高亮显示。只有当选择了一个网线（线或总线）时，所有与此线相连的线均以红色显示，因此在不同页面或层次之间切换时都可以观察到此高亮显示的网线。这样便于在原理图中查找选定网线的所有扇入和扇出。,（2）列表项含义 RTL Viewer左侧的是层次结构列表，列出整个设计网表的实例、基本单元、引脚和网络，单击左侧列表节点，右侧就会高亮显示出相对应的电路结构。左侧列表项含义如下： 【Instances】，即实例，是指设计中能扩展为低层次的模块或实例。 【Primitives】，即原语，是指不能被扩展为低层次的底层节点。用Quartus II自带综合器综合时，它包含的是寄存器和逻辑门，而第三方综合工具综合时，它就包含的是逻辑单元。 【Pins】，即管脚，是当前层次的I/O端口。 【Nets】，即网线，是连接节点包括实例，原语和管脚的网线。,2）过滤原理图 允许用户在RTL结构文件中过滤原理图，可以过滤出同特定节点或一组节点相关的逻辑的节点和网线。过滤后的原理图中只显示选择的节点和网线。 在原理图中选择需要观察的节点或端口，单击鼠标右键，在弹出的菜单中选择 【Filter】命令，选择合适的过滤类型，主要有过滤目标、过滤源、过滤目标和源、节点&网络以及过滤选择的节点之间逻辑,选择过滤类型,RTL阅读器提供的5种过滤类型。 过滤源的器件和信号线图,过滤目标的器件和信号线图 过滤目标的器件和信号线图,过滤源和目标的器件和信号线图 过滤节点的器件和信号线图,3）设置原理图的分页 RTL阅读器的分页设置,当有多页时，可以使用图标“”或“”在各个页面之间切换，也可以直接在原理图空白处单击右键，在弹出的菜单中选择【go to】命令，填入页数，到达自己需要的页面。 页面之间的连接关系查找除了前面介绍的高亮显示原理图中一个网线的查找方法，还可以使用输入或输出连接器。输入或输出连接器是用于表示同一层次页面之间的节点连接关系的。在原理图中选中一个输入或输出连接器，单击鼠标右键，输入连接器弹出的是【From Page】，用于打开包含源信号的页面,输入连接器的右键菜单,输出连接器弹出的是【To Page】，指示此连接器上的信号是输出到哪个页面 输出连接器的右键菜单,4）定位到其它工具 对于RTL阅读器中的原理图，其管脚、原语和实例都能够在源设计文件中查找到它的定义。在原理图中选择一个节点，单击右键，在弹出的菜单中选择【Locate in Design File】选项，RTL阅读器将在另一个窗口打开源文件，并将此节点在文件编辑器或是原理图设计文件编辑器中高亮显示。如果需要回到RTL 阅读器，只要将源文件窗口关闭、最小化或是移动源文件窗口即可。这样可以方便地在RTL 视图和源代码之间切换，便于检查原始HDL 代码设计,5）查找节点或网线 （1）查找网线的源信号,（2）查找节点或网线,设置查找条件,8.3.2 技术映射查看器Technology Map Viewer,8.4 SignalProbe及SignalTap II逻辑分析器,8.4.1 SignalProbe 1用户界面和参数设置 选择【Tools】【SignalProbe pins】命令，弹出【SignalProbe pins】对话框,点击【Pin name】栏右边” 打开信号查找对话框,在【source】栏设定需要观察的信号管脚，在【I/O Standard】栏选择信号电平属性，在【signalProbe Enabled】栏选择“”，表示此信号为signalProbe信号。若是signalProbe信号【Status】栏显示为Not Routed，表示此信号没有使能signalProbe。,在【Registers】和【Clock】栏同样添加SignalProbe 信号输出到I/O管脚之前插入的寄存器数目和采样时钟。在SignalProbe路径上，SignalProbe增量编译特性将自动插入用户指定数目的寄存器。如果在源和管脚之间插入寄存器，则QuartusII9.0编译的时候就会尽量将此寄存器放置在I/O单元中，或者放在离SignalProbe管脚尽可能近的位置，这样会减少传输延时，同时也将此数据随时钟同步更新。一般来说，同步时钟推荐使用设计的全局时钟。到此完成了SignalProbe 信号的初步设置,SignalProbe Pins对话框设置,2编译及配置 工程设计全编译完成后，可以运行【Processing】/【start】/【start SignalProbe Complilation】命令进行编译,编译成功,在时序分析报告中将增加一项【signalProbe source to output Delays】,8.4.2 SignalTap II逻辑分析器,SignalTap II逻辑分析器可以观察设计的内部信号波形，便于读者查找设计中出现的缺陷和错误。它可以捕获和显示实时信号行为，观察系统设计中硬件和软件之间的相互作用。读者可以选择要捕获的信号、开始捕获信号的时间以及要捕获多少数据样本，还可以选择是将数据从器件的存储器块通过JTAG端口传送至SignalTap II逻辑分析器，还是至I/O引脚以供外部逻辑分析仪或示波器使用。,1.界面简介 选择【Tools】/【signalTapII Logic Analyzer】命令,【JTAG Chain Configuration】