电子技术基础电工学Ⅱ 教学课件 ppt 作者 李春茂 第11章 时序逻辑电路

2019/5/22,第11章 时序逻辑电路,11.1 触发器 11.2 时序逻辑电路分析 11.3 常用时序逻辑电路组件 11.4 时序逻辑电路设计,2019/5/22,11.1 触发器,11.1.1 基本R-S触发器,RD-RESET 直接复位端,S D-SET直接置位端,电路的特点（SD和RD低电平有效） 组成：用2个与非门(或或非门)构成,2019/5/22,R-S触发器真值表,0,1,1,1,0,0,RD=0同时SD=1时, Q=0。故RD称为复位端,或称为清0端,2. 逻辑功能,2019/5/22,R-S触发器真值表,0,1,1,1,0,0,SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端,2019/5/22,R-S触发器真值表, 指R、S从01或10变成11时,输出端状态不变,1,1,1,1,0,0,2019/5/22,R-S触发器真值表, 指RD、SD同时从00变成11时, 输出端状态不定,0,0,1,1,1,1,2019/5/22,R-S触发器真值表, 指RD、SD同时从00变成11时, 输出端状态不定,0,0,0,0,2019/5/22,R-S 触发器特点:,(2)利用加于RD和SD端的负脉冲可使触发器由一个稳态转换到另一个稳态。加入的负脉冲称为触发脉冲。,(3)可以利用 RD和SD对触发器直接置位或复位。,3. 触发器翻转的转换时间,触发器从一个状态转换到另一个状态所需的时间称为转换时间。,2019/5/22,（补充）R-S触发器应用举例: 单脉冲发生器,2019/5/22,R-S触发器应用举例: 单脉冲发生器,2019/5/22,R-S触发器应用举例: 单脉冲发生器,正脉冲,负脉冲,2019/5/22,11.1.2 同步RS触发器,1电路的组成和逻辑功能,图11-4 同步RS触发器,触发器只有在同步信号（时钟脉冲信号Clock Pulse）到达时才根据输入信号改变状态,当CP=0时，触发器的状态不改变；CP为高电位时，状态发生相应的翻转。,2019/5/22,图11-5 同步RS触发器图形符号,触发器功能表,CP R S Q n+1 说明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 Qn 保持,2019/5/22,根据真值表，以S、R和,得到同步RS触发器的特性,方程,（11-1）,的状态共同决定触发器的次态,2019/5/22,2.触发器的“空翻”现象,要保证每来一个时钟脉冲，同步RS触发器至多翻转一次，就必须要求在时钟脉冲高电平持续时间（即CP = 1），输入信号S和R保持不变。,触发器发生两次、甚至多次翻转，这种现象称为触发器的“空翻”现象。,同步RS触发器在计数状态下的工作:,把同步RS触发器的Q、Q分别与输入端R、S相连，就构成计数式RS触发器。,图11-6 同步RS触发器接成计数型触发器,2019/5/22,同步RS触发器能在计数状态下正常工作对CP的宽度有严格的限制 , CP的宽度又必须大于2tpd，宽度必须在23tpd之间,此这种类型的计数器没有实用价值,2019/5/22,11.1.3 主从型JK触发器,主从型JK触发器由两级同步RS触发器串接而成，如图11-7所示。,端交叉反馈到主触发器的输入,控制端，便构成主从型JK触发器。,当J = K = 0时，触发器输入端被封锁，CP对触发器不起作用，所以，输出保持原状态。,1电路的组成和符号,2. 主从型JK触发器的工作原理与逻辑功能,2019/5/22,主触发器,从触发器,图11-7 主从型JK触发器,2019/5/22, 当J = 0，K = 1时若触发器原来处于1状态则在 CP = 1时主触发器置0再将主触发器的状态送入从触发器，完成了置0的功能。 若触发器原来处于0状态当J = 0，K = 1时在CP到来之后，触发器都被置0 。,2019/5/22,表11-3 JK触发器功能表,同步输入端,逻辑功能的分析，是在假设CP = 1期间J、K输入信号状态保持不变的条件下进行的,2019/5/22,例11-1 主从型JK触发器的J、K输入信号如图11-8所 示，试画出输出端Q的波形。,解: 根据表11-3可画出相应的Q端的波形。,图11-8,2019/5/22,3. 异步输入端RD和SD的作用,SD和RD端的作用不受CP同步控制,11.1.4 边沿触发型JK触发器,为解决主从型JK触发器CP = 1期间，J、K端的正向干扰可能使触发器产生误动作问题，产生了边沿型JK触发器。,特点：它的抗干扰性能要比主从型触发器好,边沿型触发器有正边沿和负边沿两种触发方式,负边沿触发器在下降沿触发后的状态取决于下降沿之前J、K的情况。负边沿型JK触发器的逻辑功能同主从型JK触发器,2019/5/22,图11-9 T109双JK触发器外引线排列图,图11-10 74LS76双JK触发器外引线排列图,2019/5/22,11.1.5.维持阻塞型D触发器,符号,2019/5/22,1在CP到达前，D = 1,在时钟脉冲来到之前,即CP = 0,此时F门的输出f = 0，E门的输出e = 1。在CP由0变为1后,D门的输入中因有f = 0,使其输出d保持为1,C门的输入全为1,故c输出由1变0。c的0输出,一方面驱使由A、B门组成的基本触发器置1,于是Q = 1 , =0;另一方面反馈到E门和D门， 封锁了E门和D门，使e = 1、d = 1，这样c = 0的反馈信号既维持了置1信号（c=0）,又阻塞了置0信号,(d=0)的产生。因此在CP高电平期间,D端的变化只能引起f的变化,不会进一步引起触发器输出状态的变化。当CP再由1变为0时,C、D门被封锁，触发器的状态当然不会改变。,2019/5/22,2在CP到达前，D = 0,在时钟脉冲来到之前，即CP = 0，此时e = 0，f = 1在CP由0变为1后，D门的输入全部为1。其输出d由1变为0，而C门则因e = 0，所以其输出保持为c = 1。d的0输出，一方面驱使由A、B门组成的基本触发器置0，于是Q = 0， =1；另一方面又反馈到F门的输入端，封锁了信号的输入通道，使得在CP = 1期间，无论D端信号如何变化，都能保持e为0、f为1，从而保证了c = 1，d = 0既维持了置0信号（d = 0），又阻塞了置1信号（c = 0）的产生，使输出Q和在CP = 1期间不再变化。CP回到低电位时，C、D门被封锁，触发器的状态不会改变。,2019/5/22,由于当一位数置于D端时，它要待到下一个CP到来时才被传送到Q输出端，因此又把D触发器叫做延迟（Delay）触发器。,D触发器的特性方程为:,（11-3）,2019/5/22,11.1.6 触发器的触发方式,1电位触发方式,电位触发方式,为了在逻辑符号图上与其他两种触发方式加以区别，其CP端不加“”符号，而正、负电位触发则以在CP端属部有无小圆圈来区分。,2019/5/22,2主从触发方式,主从触发方式的触发器在逻辑符号图上，其CP端加“”符号，对于前（正）后（负）沿翻转则以在CP端属部有无小圆圈来区分。,3. 边沿触发方式,2019/5/22,其逻辑符号图与主从触发方式的触发器相同,11.2 时序逻辑电路分析,时序逻辑电路由组合逻辑电路和存储电路两部分组成,存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起，共同决定组合逻辑电路的输出。,图11-12 时序逻辑电路结构 框图,2019/5/22,根据时钟脉冲加入方式的不同分为同步时序逻辑电路和异步时序逻辑电路,根据输出信号的特点将时序电路分为米利（Mealy）型和摩尔（Moore）型,11.2.1 时序逻辑电路的基本分析方法,2019/5/22,时序逻辑电路分析就是分析给定逻辑电路的逻辑功能,其一般步骤 :,(1)分析电路的组成。,(2)根据给定的电路，写出写出每个触发器的时钟 方程、驱动方程和输出方程,(3) 把各个触发器的驱动方程代入触发器的特性方 程，得出各触发器的状态方程。,(4) 根据状态方程和输出方程，求出次态和输出，列出完整的逻辑状态转换表或者状态转换图，画出时序图（波形图）。,(5) 根据得到的状态转换表或者状态转换图等,分析该时序电路的状态变化规律，确定其逻辑功能.对于有些时序电路，还需要检查电路能否自启动。,2019/5/22,11.2.2 时序逻辑电路分析举例,例11-2 分析如图11-13所示时序逻辑电路的功能，假设初始状态为Q2Q1Q0011。,图11-13 例题11-2的逻辑图,2019/5/22,解:,首先分析电路组成,图11-13所示时序逻辑电路由三个JK触发器F0、F1和F2组成，它们受同一个时钟脉冲CP控制，因此是同步时序电路。,写出每个触发器的时钟方程、驱动方程和输出方程。,时钟方程:,输出方程：本电路不存在输出方程,2019/5/22,求各触发器状 方程,=,=,=,由状态方程列出状态转换表,2019/5/22,图11-14 例11-2的波形图,检查电路能否自启动,2019/5/22,11.3 常用时序逻辑电路组件,11.3.1 寄存器,寄存器（Register）是存放数码的部件，它必须具备接收和寄存数码的功能,可分为数码寄存器和移位寄存器两大类.,1数码寄存器,只具有接收数码和清除原有数码功能的寄存器称为数码寄存器。,2019/5/22,图11-15 由4个D触发器组成的4位数码寄存器,2移位寄存器,既具有存放数码功能又具有移位功能的寄存器称为移位寄存器。移位寄存器按其所具备移位功能的不同可分为:单向移位寄存器和双向移位寄存器;按输入方式的不同可分为:串行输入和并行输入;按输出方式的不同又可分为:串行输出和并行输出。,2019/5/22,(1) 由D触发器组成的左移移位寄存器,用D触发器组成的4位左移移位寄存器,2019/5/22,表11-6 移位寄存器中数码的移动情况,2019/5/22,(2) 由JK触发器组成的右移移位寄存器,图11-17 由JK触发器组成的4位右移寄存器,2019/5/22,计数器可以按加、减计数顺序构成加法或减法计数器，也可以是既可进行加、又可进行减的可逆计数器；计数器按工作方式可分为异步和同步计数器；按进位数值来分，可分为二进制、十进制和其他任意进制计数器。,11.3.2 计数器,1二进制计数器,（1）异步二进制加法计数器,4位二进制加法计数器状态表见书（P243） 表11-7,2019/5/22,图11-18 4位异步二进制 加法计数器,图11-19 图11-18所示的4位异步二进制加法计数器波形图,2019/5/22,（2）异步二进制减法计数器,4位二进制减法计数器状态表11-8见P244,图11-20 4位异步二进制减法计数器,2019/5/22,比较：当用下降沿触发时，加法计数器用Q端输出，而减法计数器用Q端输出；,当用上升沿触发时，加法计数器用Q端输出，,而减法计数器用Q端输出。,(3）同步二进制加法计数器,将计数脉冲直接送到各触发器C端，而触发器是否翻转则由各低位触发器的输出加以控制。当计数脉冲到来时，应该翻转的触发器就同时翻转，而无需等候逐级往前传递的进位信号，此即“同步”的概念。,2019/5/22,图11-21 同步二进制加法计数器,当Q1、Q2、Q3端分别和各J、K端作如图连接时，则:,2019/5/22,(4) 同步二进制减法计数器,与同步二进制加法计数器逻辑图相比，两者的区别是将加法计数器中的Q端换为Q,2. 十进制计数