数字电子技术及应用 教学课件 ppt 作者 李继凯 杨艳 第5章 触发器

数字电子技术及应用,第5章 触发器,概述,5.1,触发器的逻辑功能,5.2,触发器的触发方式,5.3,触发器逻辑功能的描述方法,4.3,5.4,集成触发器,4.3,5.5,触发器逻辑功能的转换,5.6,触发器的动态特性,5.7,RS锁存器,4.3,5.8,5.1 概述,触发器是一个能存储一位二值信号（0或1）的电路单元，是各种时序逻辑电路的基础，和门电路一样，是数字系统中的基本逻辑单元电路。,触发器有1个触发信号输入端（通常称为时钟输入端），12个控制输入端，有时也称激励输入端。有两个互补的输出端。 触发器只有在触发信号的作用下，才能根据不同的输入信号状态把输出端置成1或0状态。,5.1.1 触发器的基本特点,1具有两个稳定的状态，即“0”态和“1”态，可用于表示二进制数的0和1。,通常用 端的逻辑电平来表示触发器所处的状态，即当 =0（ =1）时，称触发器处于“0”态；当 =1（ =0）时，称触发器处于“1”态。,2具有触发翻转的特性。即两个稳态在外加输入信号和触发信号的作用下可以相互转化。 (原态、次态的含义及表示),3利用不同的输入信号可将触发器设置成任意一个稳态（1或0），并在输入信号撤销后能保持该稳态不变，即有“自行保持”或“记忆”功能。,5.1.2 触发器的分类,按逻辑功能有：RS触发器、D触发器、JK触发器、T触发器和T触发器几种类型。,按触发方式有：电平触发、脉冲触发和边沿触发3种类型。,5. 2 触发器的逻辑功能,5.2.1 RS触发器,RS触发器的逻辑功能,5.2.2 JK触发器,JK触发器的逻辑功能,保持,置0,置0输入端，高电平有效,置1,置1输入端，高电平有效,不定状态,正常工作时，应满足约束条件：,保持,当J、K不同时，次态与J相同,翻转,5.2.3 D触发器,5.2.4 T触发器,次态与D相同,T=0，保持,T=1，翻转 得到T触发器,问题：如何用JK触发器构成T触发器？,5. 3 触发器的触发方式,5.3.1 电平触发,所谓电平触发是指只有当触发输入信号（时钟信号）为有效电平（高电平或低电平）时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。,例5.3.1 已知高电平触发的RS触发器的输入信号波形如图所示，试画出Q、 端的波形图。设触发器的初始状态为0。,0,1,解：,例5.3.2 已知高电平触发的D触发器的输入信号波形如图所示，试画出Q、 端的波形图。设触发器的初始状态为0。,0,1,解：,如果在CP=1期间输入端R、S或D的状态发生多次变化，那么触发器的输出状态也将发生多次翻转。通常将这种在一个时钟周期内，触发器的输出状态发生两次或两次以上变化的现象叫做空翻。,5.3.2 脉冲触发,脉冲触发方式是通过在触发器的内部电路结构上采用了一种主从结构实现的。电路内部有两个完全相同的触发器，一个称为主触发器，一个称为从触发器，这两个触发器都是电平触发方式。具有主从结构的触发器是脉冲触发方式，有些书上也把这种触发方式称为主从触发方式。脉冲触发方式具有如下动作特点：,（1）在CP=l期间，主触发器开启，接受输入端信号（R、S或J、K），根据输入信号决定其输出状态，而从触发器被封锁，保持原来的状态不变。,（2）当CP由高电平变为低电平（下降沿到来）时，主触发器被封锁，此后无论输入信号如何改变，在CP=0的全部时间里主触发器的状态不再改变。与此同时，从触发器被打开，从触发器把刚才主触发器的输出状态送到从触发器的输出端（从触发器向主触发器看齐）。,例5.3.3 试画出脉冲触发RS触发器输出端的电压波形。时钟信号和输入信号波形如图所示。设触发器的初始状态为0。,0,1,例5.3.4 试画出图示脉冲触发JK触发器输出端的电压波形。时钟信号和输入信号波形如图所示。设触发器的初始状态为0。,解：,0,1,5.3.3 边沿触发,边沿触发器的输出状态（次态）仅仅取决于时钟信号的上升沿或下降沿到达时输入信号的状态，在此以前或以后输入信号的变化对触发器的输出状态没有影响（这是由边沿触发器的内部电路结构决定的）。,例5.3.5 试画出上升沿触发D触发器输出端的电压波形。时钟信号和输入信号波形如图所示。设触发器的初始状态为0。,0,1,例5.3.6 试画出上升沿触发JK触发器输出端的电压波形。时钟信号和输入信号波形如图所示。设触发器的初始状态为0。,解：,0,1,5. 4 触发器逻辑功能的描述方法,1. 特性表,所谓特性表，是指用来描述触发器的次态与原态和输入信号之间功能关系的表格，有时也称为次态真值表或状态转换表。,5.4.1 RS触发器,RS触发器的特性表,2. 特性方程,触发器的特性方程是反映触发器的次态与原态和输入信号之间功能关系的逻辑表达式，所以也叫次态方程。,（约束条件）,3. 激励表,所谓激励表，是指以触发器的原态和次态作为输入逻辑变量，而以输入信号作为逻辑函数所得到的一种真值表 。,0 0 0 1 1 0 1 1,0 × 1 0 0 1 × 0,4. 状态转换图,5. 时序图 （波形图）,0,1,S0 R×,S=1 R=0,S=0 R=1,S× R0,1. 特性表,5.4.2 JK触发器,2. 特性方程,3. 激励表,4. 状态转换图,1. 特性表,5.4.3 D触发器,2. 特性方程,3. 激励表,4. 状态转换图,1. 特性表,5.4.4 T触发器,2. 特性方程,3. 激励表,4. 状态转换图,5.5 集成触发器,5.5.1集成JK触发器,常用集成JK触发器,5.5.2 集成D触发器,常用集成D触发器,集成D触发器7474,0,5.6 触发器逻辑功能的转换,例5.6.1 试用D触发器构成JK触发器。,解：D触发器和JK触发器的特性方程分别为：,解：D触发器和T触发器的特性方程分别为：,例5.6.2 试用D触发器构成T触发器和 触发器 。,触发器 :,例5.6.3 试用JK触发器构成D触发器。,解：JK触发器和D触发器的特性方程分别为：,比较以上两式，得：,5.7 触发器的动态特性,1. 建立时间,为使触发器按预计状态翻转，要求输入信号在时钟脉冲有效边沿到来之前提前一段时间建立起来，这段提前时间称为建立时间。,2. 保持时间,在时钟触发沿到达后，为保证触发器正确翻转，要求控制输入信号不是立即撤除，而是再保持一段时间，这段时间称为保持时间。,3. 传输延迟时间,从时钟脉冲触发边沿算起，到触发器建立起新状态的这段时间，称为触发器的传输延迟时间。, tPLH从时钟触发沿开始到触发器输出端由低电平转变为高电平的传输延迟时间。 tPHL从时钟触发沿开始到触发器输出端由高电平转变为低电平的传输延迟时间。,2. 最高时钟频率,当触发器接成T触发器时，为保证触发器可靠翻转，其时钟频率不得高于某一上限值，该上限值即最高时钟频率。, 时钟高电平持续时间最小值tWHmin。 时钟低电平持续时间最小值tWLmin。,5.8 RS锁存器,1. 由或非门组成的SR锁存器,(1) 工作原理,置0功能,置1功能,保持功能,下一个状态不确定,(2) 动作特点,在任何时刻，输入都能直接改变输出的状态。,0,1,×××,×××,2. 由与非门组成的SR锁存器,(1) 工作原理,置0功能,置1功能,保持功能,下一个状态不确定,(2) 动作特点,在任何时刻，输入都能直接改变输出的状态。,1,0,×××,×××,×××,×××,第5章 作业,5.2 5.3 5.5 5.7 5.8 5.9 5.11,