eda技术综合应用实例与分析 教学课件 谭会生 第6－12章 第11章 直接数字频率合成器的

在线教务辅导网：http:/www.shangfuwang.com,教材其余课件及动画素材请查阅在线教务辅导网,QQ:349134187 或者直接输入下面地址：,http:/shop106150152.taobao.com,第11章 直接数字频率合成器的设计与分析,11.1 系统设计要求 11.2 系统设计方案 11.3 主要VHDL源程序 11.4 系统仿真/硬件验证 11.5 设计技巧分析 11.6 系统扩展思路,11.1 系统设计要求,1971年，美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一种新的频率合成技术直接数字频率合成(DDS，Direct Digtal Synthesis)技术得到了飞速发展。,DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。,DDS技术具有频率切换时间短(20 ns)，频率分辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。,11.2 系统设计方案,11.2.1 DDS的工作原理 图11.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。,图11.1 DDS基本原理图,11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图11.2所示。图中，输入信号有时钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。,图11.2 DDS内部组成框图,首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。 用MATLAB语言编写的正弦函数数据采集程序如下：,CLEAR TIC； T=2*PI/1024； t=0:T:2*pi; y=255*sin(t); round(y)； 用C语言编写的正弦函数数据采样程序如下： #include “stdio.h“ #include “math.h“ Main( ) int I; Float s;,For ( i=0;i1024;i+) s=sin(actan(1)*8*i/1024); Printf(“ %d，%d; n“， (int)(s+1)*1023/2); 两个程序运行之后所得结果是一致的。,11.3 主要VHDL源程序,11.3.1 相位累加器SUM99的VHDL源程序 -SUM99.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);,CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END ENTITY SUM99; ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(CLK, EN, RESET) IS BEGIN,IF RESET='1'THEN TEMP=“0000000000“; ELSE IF CLK'EVENT AND CLK='1'THEN IF EN='1' THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS; END ARCHITECTURE ART;,11.3.2 相位寄存器REG1的VHDL源程序 -REG1.VHD (REG2.VHD与REG1.VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END ENTITY REG1;,ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLK'EVENT AND CLK='1')THEN Q=D; END IF; END PROCESS; END ARCHITECTURE ART;,11.3.3 正弦查找表ROM的VHDL源程序 -ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0); CLK:IN STD_LOGIC; OUTP:OUT SIGNED (8 DOWNTO 0);,END ENTITY ROM; ARCHITECTURE ART OF ROM IS BEGIN PROCESS (CLK) IS BEGIN IF (CLK'EVENT AND CLK='1')THEN CASE ADDR IS WHEN “0000000000“=OUTPOUTPOUTPOUTP=“000000101“;,WHEN “0000000100“=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=“111011110“;,WHEN “1111101011“=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=“111110000“;,WHEN “1111110111“=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=“000000000“;,WHEN OTHERS=OUTP=“000000000“; END CASE; END IF; END PROCESS; END ARCHITECTURE ART;,11.3.4 系统的整体组装DDS的VHDL源程序 -DDS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DDS IS PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0); EN:IN STD_LOGIC; RESET:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);,END ENTITY DDS; ARCHITECTURE ART OF DDS IS COMPONENT SUM99 IS PORT(K:IN STD_LOGIC_VECTOR(9 DOWNTO 0); EN:IN STD_LOGIC; RESET:IN STD_LOGIC; CLK:IN STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END COMPONENT SUM99; COMPONENT REG1 IS,PORT(D:IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END COMPONENT REG1; COMPONENT ROM IS PORT(CLK:IN STD_LOGIC; ADDR:IN STD_LOGIC_VECTOR(9 DOWNTO 0); OUTP:OUT STD_LOGIC_VECTOR(8 DOWNTO 0); END COMPONENT ROM;,COMPONENT REG2 IS PORT(D:IN STD_LOGIC_VECTOR(8 DOWNTO 0); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0); END COMPONENT REG2; SIGNAL S1:STD_LOGIC_VECTOR(9 DOWNTO 0); SIGNAL S2:STD_LOGIC_VECTOR(9 DOWNTO 0); SIGNAL S3:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN,U0:SUM99 PORT MAP(K=K, EN=EN, RESET=RESET, CLK=CLK, OUT1=S1); U1:REG1 PORT MAP(D=S1, CLK=CLK, Q=S2); U2:ROM PORT MAP(ADDR=S2, CLK=CLK, OUTP=S3); U3:REG2 PORT MAP(D=S3, CLK=CLK, Q=Q); END ARCHITECTURE ART;,11.4 系统仿真/硬件验证,11.4.1 系统的有关仿真 系统的有关仿真如图11.311.5所示，请读者自己对仿真结果进行分析。从仿真结果可以看出，对应模块的设计是正确的。,图11.3 相位累加器SUM99的仿真结果,图11.4 正弦查找表ROM仿真结果,图11.5 整个系统DDS的仿真结果,11.4.2 系统的硬件验证 DDS的输入频率控制字K有10位数据，输出数据Q为9位，并且ROM需1024个存储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为ALTERA公司的EP1K30TC144芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。,在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，我们采取了如下变通办法： (1) 在DDS的前端增加一个信号发生器，该信号发生器实际就是一个数据锁存器，当控制信号LOCK有效时，将事先设定的频率控制字输出送入相位累加器。设定的频率控制字可在程序中随时修改。该信号发生器的VHDL源程序如下:,-REG0.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY REG0 IS PORT(CLK: IN STD_LOGIC; LOCK:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END ENTITY REG0; ARCHITECTURE ART OF REG0 IS,BEGIN PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK='1')THEN IF LOCK='1' THEN Q=“000001111