逻辑电路的设计--加法器课件

复习上次课内容,组合逻辑电路由各种门电路组成的，用于实现某种功能的复杂逻辑电路； 组合逻辑电路分析给出组合逻辑电路图，分析其逻辑功能； 组合逻辑电路设计根据要求把实际问题转化为逻辑问题，根据题意写出逻辑表达式并化简，最后画出逻辑电路图。,4.4.1 加法器,回顾：A=1101, B=1001, 计算A+B,0,1,1,0,1,0,0,1,1,请同学们思考以下两个问题:,1、各位上的运算有何不同之处？,2、只考虑某一位数相加，用逻辑电路实现，分别有几个输入端和输出端？,加法器,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的叠加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和向高位的进位。,加法器,1. 半加器:实现最低位加运算的逻辑电路.,半加运算不考虑从低位来的进位,(1)逻辑转换 A-加数；B-被加数；S-本位和；C-进位。,真值表,加法器,(2)列出真值表,半加器真值表,加法器,(3) 逻辑表达式,(4) 画半加器逻辑电路图,加法器,2、一位全加器,An-加数；Bn-被加数；Cn-1-低位的进位；Sn-本位和；Cn-进位。逻辑转换,逻辑状态表,加法器,加法器（3）,表达式：,画出逻辑图(Cn表达式采用与非式),Sn = Cn-1 (An Bn),逻辑符号,低位向本位的进位,本位向高位的进位,本位和,本位加数,加法器,讨论：由两个半加器可以构成一个一位全加器,An Bn +(An Bn) · Cn-1,3、多位全加器 例：用4个全加器构成一个4 位二进制加法器,74LS83,加法器,加法器（5）,多位加法器,例：四位串行进位加法器,结构简单，加数、被加数并行输入，和数并行输出；,各位全加器间的进位需串行传递，速度较慢。,串行进位加法器,并行进位加法器,加法器（6）,例：四位并行进位加法器,各位的进位输出信号只与两个相加数有关，而与低位进位信号无关。,并行加法器的进位产生与传递,进位链的概念： 并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为进位链。 进位链上每一位的进位表达式为： Ci=AiBi+(AiBi)Ci-1 设 Gi=AiBi ，称为进位产生函数 Pi=AiBi ，称为进位传递函数 进位表达式 Ci=Gi+PiCi-1,加法器（7）,四位加法器各位的进位为：,3、并行加法器的快速进位,展开C1=G1+P1C0 ；C2=G2+P2C1 ； ，Cn=Gn+PnCn-1 得关系式： C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 以上进位输出只与Gi、Pi以及最低进位C0有关，而且不依赖于其低位进位Ci-1的输入，因此各级进位可以同时产生，形成并行进位。,串行进位的时间延迟,其中：C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1,串行进位的并行加法器，总的延迟时间正比于字长，字长越长，总延迟时间也越长。 若一位进位需2ty时间，完成n位进位就需要2nty. 要提高加法运算速度，必须改进进位方式。,并行进位的特点,并行进位的特点是各级进位信号同时形成，与字长无关，提高了整体运算速度 。并行进位又叫先行进位。 最长延迟时间仅为2ty。 随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量会越来越多，电路结构也会变得越来越复杂，导致电路实现也越来越困难。,加法器（8）,例1：设计一位全减器，并利用全加器实现。,全 减 器,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,0,1,1,1,1,1,0,0,1,0,0,0,0,1,1,真值表如下：,解：,逻辑式为：,加法器（9）,全加器与全减器的比较：,加法器（10）,“1”,被减数,减数,借位,差,例2：利用四位全加器实现四位全减器。,两个多位数相减，可以用补码相加来实现。 A-B=A+B补=A+B反+1,做减法时M=l，相当于在加法器的最低位上加1.另外图中左边还表示出单符号位法的溢出检测逻辑:当Cn=Cn-1时，运算无溢出;而当CnCn-1时，运算有溢出，经异或门产生溢出信号.,例：用加法器实现两个8421BCD码十进制数加法运算。,在十进制运算时,当相加二数之和大于9时,便产生进位。在二数相加的和数小于等于9时,十进制运算的结果是正确的；而当相加的和数大于9时,结果不正确。 由于4位二进制数相加是逢十六进一，而8421码相加是逢十进一，用4位全加器构成8421码加法器时，必须解决“逢十六进一变成逢十进一”的问题。,“逢十六进一变成逢十进一”,6+7=13 加6修正 非法码,8+9=17 加6,需要加6修正情况：和在1015之间， ：有进位Co。,BCD（8421）码加法器电路设计,F,0,0,1,1,用与非门实现时,3.3 常用的逻辑电路,例：试用两片4位超前进位加法器74LS283构成一个8位加法器。,解：低位芯片的高位进位输出端接高位芯片的低位进位输入端。,高位,低位,加法器的应用（1）,用4位加法器构成余3码到8421码的转换器,部分门电路及其传输延迟时间,解：逻辑抽象,输入变量： 13号生产线以A、B、C表示， 生产线开工为1，停工为0；,输出变量： 12号发电机以Y1、Y2表示，发电机启动为1，关机为0；,逻辑真值表,例1：某工厂有三条生产线，耗电分别为1号线10kW，2号线20kW，3号线30kW，生产线的电力由两台发电机提供，其中1号机20kW，2号机40kW。试设计一个供电控制电路，根据生产线的开工情况启动发电机，使电力负荷达到最佳配置。,逻辑函数式,卡诺图化简,与或式：,与非与非式：,逻辑电路图,与或式,与非与非式,例2：有一大水箱由YS、YL两台水泵供水，水箱中设置了三个水位检测元件A、B、C，如图所示。水面低于检测元件时，检测元件输出高电平，水面高于检测元件时，检测元件输出低电平。现要求水位超过C点时，YS、YL停止工作；水位低于C点但高于B点时，YS单独工作；水位低于B点但高于A点时，YL单独工作；水位低于A点时，YS、YL同时工作。试设计此控制电路。,解：逻辑抽象,输入变量： 水位检测元件以A、B、C表示，低于检测元件为1，高于为0；,输出变量： 水泵以YS、YL表示，水泵工作为1，不工作为0；,逻辑真值表,卡诺图化简,逻辑电路图,例3：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明举重成功。,解：逻辑抽象,输入变量： 主裁判为A，副裁判为B、C。 判明成功为1，失败为0；,输出变量： 举重成功与否用变量Y表示，成功为1，失败为0；,逻辑真值表,卡诺图化简,逻辑电路图,例4.设计一个交通信号灯的控制电路，每组信号由红、黄、绿三盏灯组成。正常情况下，任何时刻只有一盏灯亮，出现故障，控制电路发出故障信号。 解：（1）设输入变量 红、黄、绿为R、A、G； 灯亮为1，灭为0； 故障信号为输出变量Z， 正常工作Z为0， 发生故障Z为1。,(2)写出逻辑函数式,（3）化简为最简与或式,（4）用与非门实现，变换为与非-与非表达式，将最简与或式两次求反。,5.数值比较器 比较两个数字的大小 （1）1位数值比较器 有三种可能 AB A=1 B=0 AB A=0 B=1 A=B AB=1,(2)多位数值比较器 两个位二进制数比较 A3A2A1A0 =1000 B3B2B1B0 =0111,3.3 常用的逻辑电路,集成4位数值比较器,AB A=B AB：扩展输入端，级联时低位向高位的进位位。若A=B时，要由这三位输入来决定比较结果。,A=A3A2A1A0，B=B3B2B1B0：比较数值输入端。,AB A=B AB：比较结果输出端（高电平有效）。,片接两个数的高位，片接低位， 片没有来自低位的比较信号，I(A=B)接，I(AB) 和I(AB)接。,例：用两片74LS85组成一个位数值比较器, 电路的速度要求 门电路扇入和扇出系数的限制 电路的级数越多，信号通过该电路的延时越大，为了满足电路的速度要求，除提高每个门电路的速度外，另一个办法是压缩电路的级数，以减少传输延时，压缩级数后每个门电路的平均输入端口数和输出负载门电路数通常会增加，这要求设计人员在速度要求和扇入扇出限制之间进行折衷 。,考虑级数的线路设计,电路：,压缩级数有时会使电路的实现复杂性提高，提高电路 速度有时是要有代价的。,与、或电路,与或非电路,与非电路,求反后与或非电路,展开压缩法通常使表达式变繁，电路实现复杂性增加。 我们以全加器为例加以说明 与或非门实现的一位全加器电路,3.5 组合逻辑电路中的竞争与冒险,一、竞争与冒险现象,在组合电路中，某一输入变量经不同途径传输后，由于门电路的传输延迟时间的不同，则到达电路中某一会合点的时间有先有后，这种现象称为竞争。,由于竞争而使电路输出出现不符合门电路稳态下的逻辑功能的现象，即出现了尖峰脉冲（毛刺），这种现象称为冒险。,正脉冲“1”型冒险,3.5 组合逻辑电路中的竞争与冒险,AB,当B=C=1时，,注意：竞争的存在不一定都会产生冒险（毛刺）。,由于不同的传输路径的门电路的延迟造成的竞争 自竞争。,负脉冲“0”型冒险,3.5 组合逻辑电路中的竞争与冒险,由于门电路的两个输入信号同时向相反的电平跳变时有时间差造成的竞争 互竞争。,一个变量以原变量和反变量出现在逻辑函数F中时，则该变量是具有竞争条件的变量。如果消去其他变量（令其他变量为0或1），留下具有竞争条件的变量， 若函数出现 则产生负的尖峰脉冲的冒险现象，“0”型冒险； 若函数出现 则产生正的尖峰脉冲的冒险现象，“1”型冒险。,3.5 组合逻辑电路中的竞争与冒险,二、竞争冒险现象的检查方法,1. 代数识别法,3.5 组合逻辑电路中的竞争与冒险,例：用代数识别法检查竞争冒险现象。,解：A是具有竞争条件的变量。,3.5 组合逻辑电路中的竞争与冒险,例：用代数识别法判断电路是否存在冒险现象。,解：A和C是具有竞争条件的变量。,变量C不存在冒险现象。,3.5 组合逻辑电路中的竞争与冒险,如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。 如图，图上两卡诺圈相切，当输入变量ABC由011变为111时，Y从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按 1- 0 -1 变化，从而出现毛刺。,2. 卡诺图识别法,毛刺很窄，因此常在输出端对地并接滤波电容C，或在本级输出端与下级输入端之间，串接一个积分电路，可将尖峰脉冲消除。但C或R、C的引入会使输出波形边沿变斜，故参数要选择合适，一般由实验确定。,3.5 组合逻辑电路中的竞争与冒险,三、竞争冒险现象的消除,1. 接入滤波电容法,加滤波电路排除冒险,毛刺仅发生在输入信号变化的瞬间，因此在这段时间内先将门封锁，待电路进入稳态后，再加选通脉冲使输出门电路开门。这样可以抑制尖峰脉冲的输出。该方法简单易行，但选通信号的作用时间和极性等一定要合适。,