pld原理及应用

PLD原理及应用,绪论,参考教材1.CPLD系统设计技术入门与应用黄正谨 等编著 电子工业出版社2.集成电路设计VHDL教程赵俊超等编写 北京希望电子出版社,参 考 教 材,参 考 教 材,参 考 教 材,CPLD/FPGA/ASIC诞生与发展概述 一常见英文缩写解释（按字母顺序排列）： ASIC: Application Specific Integrated Circuit. 专用IC CPLD: Complex Programmable Logic Device. 复杂可 编程逻辑器件 EDA: Electronic Design Automation. 电子设计自动化 FPGA: Field Programmable Gate Array. 现场可编程 门阵列 GAL: Generic Array Logic. 通用阵列逻辑 HDL: Hardware Description Language. 硬件描述语言,IP: Intelligent Property. 智能模块 PAL: Programmable Array Logic. 可编程阵列 逻辑 RTL: Register Transfer Level. 寄存器传输级 （描述） SOC: System On a Chip. 片上系统 SLIC: System Level IC. 系统级IC VHDL: Very high speed integrated circuit Hardware Description Language.超高速集成电路硬件描述语言,二硬件描述语言的诞生与发展：1.硬件描述语言的起源：人们 为了把复杂的电子电路用文字文件方式描述并保存下来，方便他人了解电路内容，就诞生了最初的硬件描述语言。经过多种硬件描述语言诞生与淘汰的演变，当前国内外普遍使用的主流硬件描述语言只有两种：VHDL和Verilog HDL。还有ABEL和AHDL等。,2.VHDL ：以ADA语言为基础，由美国国防高级研究计划局(DARPA)开发。1985年完成第一版，1987年成为IEEE标准(IEEE1076)，1993年增修为IEEE1164标准并使用至今。1996年又加入电路合成标准程序和规格，成为IEEE1076.3标准。美国国防部规定其为官方ASIC设计语言。1995年，中国国家技术监督局出版的CAD通用技术规范中，推荐VHDL为我国硬件描述语言的国家标准。,3.Verilog HDL：以C语言为基础，由GDA(Gateway Design Automation)公司的Phil Moorby创建于1983年。1989年CADENCE公司收购了GDA公司，拥有了Verilog HDL的独家专利。于1990年正式发表了Verilog HDL，并成立OVI(Open Verilog International)组织推进其发展。1995年CADENCE公司放弃了Verilog HDL专利，使之成为IEEE标准(IEEE1364)。,4.关于VHDL与Verilog HDL的比较：不存在优劣之分。相同电路用这两种硬件描述语言分别编码，长度也大体相同。现在常用的各种仿真/综合工具均为二者通用。在日本，VHDL用户略多于Verilog HDL，例如：NEC，日立，福田电子，丸文等公司通常习惯使用VHDL；而松下，CASIO等公司习惯使用Verilog HDL。和习惯有关，一个公司通常习惯于使用其中一种。,VHDL与其他HDL比较,VHDL “告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路” VerilogHDL 和VHDL类似 ABEL、AHDL “告诉我你想要什么样的电路，我给你提供这样的电路”,5.国内硬件描述语言书籍的常见问题：往往片面夸大某一种硬件描述语言的长处。书中的例子尽管都声称通过了仿真合成验证，但仍常见一些语法错误，合成时会出现“错误”或“警告”。请大家不要过分相信教科书上的语法。脱离实际应用，仅仅介绍最基本的概念和语法规定，虽有较复杂的例子但却少有解释，难于理解。对实际应用中至关重要的编码技巧和避免出错的注意事项，却往往只字不提。因此，新手入门往往要走很长的弯路。,6.硬件描述语言的近期发展：目前及今后若干年内，VHDL和Verilog HDL仍将是硬件描述语言主角。因为它们已经经过无数应用实例的验证，能够满足各类复杂的逻辑功能要求，各种配套工具软件也非常成熟完善。至于Spec C, System C等新型硬件描述语言，将来成为主流还是被淘汰出局，则与语言本身以及各种配套工具软件是否功能更加强大，使用更加简便，更易于学习掌握，以及与人们已经习惯的语言及工具是否有相似性和延续性等因素有关。,三电子设计自动化(EDA)技术的发展：上世纪80年代，EDA还只能代替手工，画原理图和流程图，设计生产机器可以读懂的印刷电路板图。到了90年代，出现了Altera公司的Maxplus 等CPLD/FPGA工具软件，人们可以用Maxplus 在PC机上设计由众多标准逻辑芯片（如74系列等）组成的电路原理图，然后再用它直接进行波形图仿真测试，观察验证电路在各种输入情况下的输出信号波形，及内部各点波形，并得到各点的延时信息，和电路“正常”，“警告”，“出错”等信息。,最后，将经过Maxplus 将验证无误的电路写入CPLD/FPGA芯片，放入电路板中进行整机测试，如发现问题，修改原理图，波形仿真后重写CPLD/FPGA ，重新进行整机测试，直至完全正确为止。整机中既可以使用CPLD/FPGA也可以制成ASIC芯片（视批量大小而定）。Maxplus 的出现，使电子设计自动化(EDA)技术大大向前推进了一步。Maxplus 不仅支持原理图输入,而且还支持VHDL、 Verilog HDL、以及AHDL等文本输入方式，是目前应用比较广泛的可编程逻辑器件开发软件。 Quartus 是ALTERA公司推出的另一个可编程逻辑器件开发软件，它支持原理图输入、VHDL、 Verilog HDL 和AHDL输入方式。,到了90年代后期，由于硬件描述语言的完善，尤其是相应的编译，测试，合成，布线等电子设计自动化(EDA)工具软件的发展与完善，硬件描述语言(HDL)终于进入了成熟实用阶段。这无疑是（数字）电路设计史上最具革命性的飞跃。自此，人们实现了用简明易懂的高级编程语言设计复杂硬件电路的梦想。只要具备一定的硬件专门知识，就能随心所欲地设计出功能十分强大的专用智能电路，实现了“以软代硬”。,四、VHDL编程实例：以真值表为依据，采用数据流描述方式编写的BCD七段显示译码器的VHDL源代码如下所示，其按总线显示方式的仿真波形如图所示。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder_se7v2 ISPORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END decoder_se7v2; ARCHITECTURE behave OF decoder_se7v2 IS,BEGINPROCESS(A)BEGINCASE A ISWHEN “0000“ => S S S S S S S S <=“1110000“;,WHEN “1000“ => S S S S S S S S <=“0000000“;END CASE;END PROCESS; END behave;,用VHDL编辑的七段译码器仿真波形,五、硬件描述语言(VHDL)的突出优点：1.打破了IC设计者与使用者的界线，使原先的IC使用者在掌握了VHDL之后，都变成了IC设计者，都能够随心所欲地设计出具备多个CPU功能的复杂专用芯片。2. VHDL及其配套工具软件简单易学，直观明了，便于迅速掌握，也便于修改。3.极大地缩短了专用芯片的开发周期，降低开发成本，加快了产品更新换代的速度，提高产品的市场竞争力。,4. 大大缩小电路板面积和整机体积，提高产品可靠性，增强产品功能，实现技术保密。5. 可实现电路设计的模块化和积木式多级组合。各模块均可在今后被重复再利用（调用）。6 . 完全实现拥有整机的自主知识产权，不再在关键芯片（专用芯片）的进口及价格方面受制于人。这一点对目前我国尤为重要。,六、可编程器件的发展：PROM (EPROM, EEPROM) PAL/GAL芯片（几十个门/20Pin） FPGA/CPLD（八十年代中期，Xilinx和Altera公司推出几十几千个通用IC规模的FPGA芯片。目前已发展到数千万门/3000Pin/IC的规模）。 系统芯片SOC (集模拟信号采集/转换/存储/处理/接口/各种 IP电路于一体，包含模拟/数字信号处理电路，存储器，CPU等。) 注：IP（也称“核”core） 是指由硬件描述语言(HDL)设计，经过实践证明正确无误的“通用”硬件功能模块。用户可以直接使用而不需进行设计/验证。,例如：SDRAM(DDR)读写控制电路；以太网数据收发电路等等。,七、HDL/ASIC/EDA的现存问题与未来发展方向： 1.硬件描述语言(HDL) 的现存问题与未来发展方向： VHDL或Verilog HDL目前尚无法用于描述模拟电路，跟不上系统芯片SOC（集模/数于一身）的发展要求。人们正期待一种模/数电路兼容的硬件描述语言(HDL) 诞生。,2. ASIC的现存问题与未来发展方向：(1) 简化工艺，降低成本： 如今，随着ASIC制造工艺朝着小于0.1um的方向快速推进（NEC已宣称达到了0.1um, SONY和东芝也在共同投入15亿美圆争取尽早实现0.07um0.1um的目标），ASIC的集成度和制造成本都在直线上升。而实际应用的ASIC中，78%的ASIC的门数不超过100万门，无须采用7级到8级金属工艺，3到4级足矣。,(2)缩短ASIC设计周期：ASIC设计周期一般为112个月，制造周期亦需大致相同的时间。HDL编码一般需1/41/3时间，其余为合成/仿真（局部/总体/实机）/后仿真的时间。随着产品市场竞争的加剧，更新换代速度加快，缩短设计制造周期的呼声日益增强；而另一方面，ASIC的功能和复杂程度也在日益提高，又使得缩短周期变得更加困难。现在，很多著名公司都已投入巨资，致力于这方面的研究开发工作，力求明显缩短ASIC设计及制作周期。,为缩短设计周期，设计时尽可能多地采用IP模块也是趋势之一。目前，NEC,富士通,IBM,TI等公司都已有很丰富的IP库，并且可以将其直接集成到用户ASIC芯片中去。不过，一般国内用户却未必能承受得起在这些公司购买IP和定制ASIC的费用。 另外，有关IP的知识产权保护以及国际标准化等问题也尚在探讨之中，阻碍了IP应用普及的步伐。,3.EDA的现存主要问题： 主要是无法对模拟/数字/各种IP混合的ASIC(SOC)进行设计，编译，仿真，合成。另外，需要更加简单高效的设计/编译/仿真/合成工具，以缩短研发周期。,