二输入或门版图报告

沈阳理工大学课程设计1 绪 论1.1 设计背景随着集成电路技术的日益进步，CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，操作简单的EDA软件。Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2 设计目标1.用MOS场效应管实现二输入或门电路。2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。4.用tanner软件中的L-Edit绘制或门版图，并进行DRC验证。5.用W-Edit对或门的版图电路进行仿真并观察波形。6.用tanner软件中的layout-Edit对或门进行LVS检验观察原理图与版图的匹配程度。2二输入或门电路 2.2 电路结构用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是两个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1图2.1 二输入或门电路的原理图2.2 电路仿真观察波形给二输入或门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真并输出波形；波形图如下图2.2图2.2 二输入或门电路输入输出波形图2.3 版图绘制及DRC仿真用L-Edit版图绘制软件对电路进行版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如下图2.3图2.3 二输入或门电路版图及DRC验证结果2.4 版图仿真观察波形二输入或门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.4图2.4 二输入或门电路版图输入输出波形图二输入或门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误；2.5 LVS检查匹配用layout-Edit对反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图2.5图2.5 二输入或门电路LVS检查匹配图总 结通过对典型的集成电路的设计、用tanner仿真和IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助典型器件特性的探讨、tanner软件模拟电路的原理图绘制及其版图生成，熟悉了HSpice和tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。通过两个教学周的设计，综合运用所学的知识完成了设计任务。使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；掌握了逻辑设计的基本方法；加深学习并掌握半定制IC的前端设计方法，了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。 参考文献1钟文耀,郑美珠.CMOS电路模拟与设计基于Hspice.全华科技图书股份有限公司印行,2006.2刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.附录一：电路仿真网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 09:45:24.include "D:TEXTtannerTSpice70modelsml2_125.md"Vdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 35n 100n).tran/op 10n 200n method=bdf.print tran v(A) v(B) v(Y)* Waveform probing commands.probe.options probefilename="sedit.dat"+ probesdbfile="I:liuliudianlutu .sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 N7 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N7 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y N7 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N7 B N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 N2 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y N7 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二：版图仿真网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: I:liuliubantu.tdb* Cell: Cell0Version 1.47* Extract Definition File: D:tannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 09:50.include D:TEXTtannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = Y (128.5,1.5)* 5 = A (34.5,-18.5)* 6 = B (56.5,-19)M1 Y 2 4 4 PMOS L=10u W=11u * M1 DRAIN GATE SOURCE BULK (93 14 103 25) M2 Y 2 3 3 NMOS L=10u W=10u * M2 DRAIN GATE SOURCE BULK (93 -15.5 103 -5.5) M3 2 B 7 4 PMOS L=10u W=11.5u * M3 DRAIN GATE SOURCE BULK (50 13.5 60 25) M4 7 A 4 4 PMOS L=10u W=11.5u * M4 DRAIN GATE SOURCE BULK (30 13.5 40 25) M5 3 B 2 3 NMOS L=10u W=10u * M5 DRAIN GATE SOURCE BULK (50 -15 60 -5) M6 2 A 3 3 NMOS L=10u W=10u * M6 DRAIN GATE SOURCE BULK (30 -15 40 -5) * Total Nodes: 7* Total Elements: 6* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed T