2004级计算机组成原理试卷(A卷答案)

南昌大学 20062007学年第一学期期末考试试卷试卷编号： ( A )卷课程编号： H61030007 课程名称： 计算机组成原理 考试形式： 闭卷 适用班级： 计算机2004级 姓名： 学号： 班级： 学院： 信息工程 专业： 考试日期： 题号一二三四五六七八九十总分累分人 签名题分20203030 100得分考生注意事项：1、本试卷共 5页，请查看试卷中是否有缺页或破损。如有立即举手报告以便更换。 2、考试结束后，考生不得将试卷、答题纸和草稿纸带出考场。一、 单项选择题(每题 2 分，共 20 分) 得分评阅人 1 用n+1位长度（其中1位符号位）表示定点整数时，所能表示的数值范围是：（B）A. B. C. D.2 若X补=11110011，则-X补=(D)A.11110011 B.01110011 C.00001100 D.000011013 主存储器和CPU之间增加高速缓冲存储器的目的是(A)A.解决CPU和主存之间的速度匹配问题 B.扩大主存储器的容量C.扩大CPU中寄存器的数量 D.既扩大主存容量又扩大CPU寄存器数量4 单地址指令中为了完成两个数的运算，除地址码指明的一个操作数外，另一个数常采用©A.堆栈寻址方式 B.立即寻址方式C.隐含寻址方式 D.间接寻址方式5 下列因素中，与cache的命中率无关的是(A)A.主存的存取时间 B.块的大小C.Cache的组织方式 D.Cache的容量6 在总线仲裁中，对电路故障最敏感的是(A)A.菊花链方式 B.独立请求方式C.计数器定时查询方式 D.分布式仲裁7 微程序控制要比硬布线控制速度慢，主要是因为增加了从(B)读取指令的时间A.主存储器 B.控制存储器C.高速缓存 D.指令寄存器8 在调频制记录方式中，是利用（ D）来写0或1。A.电平高低的变化 B.电流幅值的变化C.电流相位的变化 D.电流频率的变化9 DMA方式的数据交换不是由CPU 执行一段程序来完成，而是（ D）之间建立一条直接数据通路，即由硬件来实现的。A.CPU与主存之间 B.外设与外设之间C.外设与CPU 之间 D.外设与主存之间10 中断向量地址是（C）A.子程序入口地址 B.中断服务子程序入口地址C.中断服务子程序入口地址指示器 D.剩余程序入口地址二、 填空题(每空 1 分，共 20 分)得分评阅人 1 I/O系统与CPU交换数据的方式有：程序查询方式、程序中断方式、DMA方式、通道方式和外围处理机方式。2 流水线技术中的主要问题是资源相关、数据相关和控制相关。3 形成指令地址的方式称为寻址方式，有顺序寻址方式和跳跃寻址方式两种。4 一般说来，外围设备由存储介质、驱动装置和控制电路三个基本部分组成。5 软件系统包括系统软件和应用软件。6 按小数点位置不同，定点数有纯小数和纯整数两种形式。7 页式虚拟存储器中，虚拟地址分为逻辑页号和页内地址两部分。8 计算机系统中，传输信息采用三种方式：串行传送、并行传送和分时传送。三、 简答题(每题 10 分，共 30 分)得分评阅人 1、 简述微程序控制器的主要组成部件。答：（1）控制存储器：用来存放实现全部指令系统的微程序，由只读存储器构成。（2）微指令寄存器：用来存放由控制存储器读出的一条微指令信息。它又可分为微地址寄存器和微命令寄存器，其中微地址寄存器决定将要访问的下一条微指令的地址，微命令寄存器保存一条微指令的操作控制字段和判别测试字段的信息。（3）地址转移逻辑：当微程序的执行出现转移时，由地址转移逻辑负责修改微地址寄存器的内容，以实现微程序的正确执行。2、 请用双符号位补码做下列运算，并判断结果是否溢出：(1)x=0.11001,y=-0.10001,计算x+y(2) x=0.11001,y=-0.10101, 计算x-y(3) x=0.11011,y=0.10011, 计算x-y答：（1）（x）补=00.11001,(y) 补=11.01111,则（x+y）补=00.01000,即x+y=0.10000,无溢出 （2）（x）补=00.11001,(y) 补=11.01011, (-y) 补=00.10101则（x+y）补=01.01110,有溢出 (3) （x）补=00.11011,(y) 补=00。10011, (-y) 补=11.01101则（x+y）补=01.01110,有溢出3、 假设一条指令按取指、分析和执行三步解释，每步相应的时间分别为2ns、2ns、1ns。现要执行100条指令，分别计算：（1） 顺序方式下的执行时间（2） 取指、分析和执行重叠执行时的执行时间（3） 取指、分析和执行重叠执行时的吞吐率答：（1）(2+2+1)*100=500ns（2）第1条指令在第5ns结束，以后每隔2ns结束1条指令，则总时间为5+（100-1）*2=203ns（3）吞吐率=总执行时间/总指令数=203/100=2.03四、 应用题(每题 15 分，共 30 分)得分评阅人1、 某64位浮点数表示格式如下：阶码8位，移码表示，尾数55位，规格化纯小数，尾数符号位1位，排列顺序为：符号位 阶码 尾数。求（1） 该格式能表示的最大正数和最小正数（2） 该格式能表示的最大负数和最小负数（3） 把十进制数（-121/256）表示成该格式（4） 把十进制数1241表示成该格式答：尾数最大值为（1-2-55），最小值为0.5阶码最大值为127，最小值为-128（1）最大正数为（1-2-55）*2127，最小正数为0.5*2-128（2）最大正数为0.5*2-128，最小负数为-（1-2-55）*2127（3）241/256化成二进制为0.01111001=0.1111001*2-1,则尾数为：-0.1111001,并在后面补足48个0（因为尾数长度为55位）阶码为：-1，表示成移码为01111111符号位为：1，表示负数所以，表示成该格式为：1 0111111 1111001000000000000000000000000000000000000000000000000（4）1241化成二进制为10011011001=0. 10011011001*211,则尾数为：0. 10011011001,并在后面补足44个0（因为尾数长度为55位）阶码为：11，表示成移码为10001011符号位为：0，表示正数所以，表示成该格式为：0 10001011 10011011001000000000000000000000000000000000000000000002、 假设在一个采用组相联映射方式的Cache系统中，主存有256字节，Cache有128字节，字块大小为32字节，每组2块。（1） 画出反映主存与Cache关系的框图（2） 若CPU依次访问主存单元0、1、129、66、32、68、195、196、96、30、221，且采用LRU替换算法，求命中率。（3） 假设主存存取时间为500ns，Cache存取时间为50ns，求访问效率e和平均存取时间ta答：（1）由题可知，主存分为8块，Cache分为4块，则按照组相联映射规则，主存与Cache的对应关系如下：C0C2C1C3B0B1B2B3B4B5B6B7组0组1组0组1组2组3（2）由题可知，依次访问主存的块0、块0、块4、块2、块1、块2、块6、块3、块0、块7，则访问时的情况如下表：访问块号0042126307C00000111111C144444400C22222333C36667命中否NYNNNYNNNN则，共命中1次，即命中率为1/10（3） 因为命中率h=1/10=0。1，r=500/50=10，则访问效率e=1/(r+(1-r)h)=1/(10-9*0.1)=1/9.1=10.98%平均存取时间为：0.1*50+(1-0.1)*500=455ns第 2 页 共 5 页