计算机组成原理课后答案(第二版) 唐朔飞 第四章

存 储 器第第 四四 章章3. 存储器的层次结构主要体现在什 么地方？为什么要分这些层次？计算机 如何管理这些层次？答：存储器的层次结构主要体现在 Cache主存和主存辅存这两个存储层 次上。 Cache主存层次在存储系统中主要 对CPU访存起加速作用，即从整体运行 的效果分析，CPU访存速度加快，接近 于Cache的速度，而寻址空间和位价却接 近于主存。主存辅存层次在存储系统中主要 起扩容作用，即从程序员的角度看，他 所使用的存储器其容量和位价接近于辅 存，而速度接近于主存。综合上述两个存储层次的作用，从 整个存储系统来看，就达到了速度快、 容量大、位价低的优化效果。主存与CACHE之间的信息调度功能 全部由硬件自动完成。而主存辅存层 次的调度目前广泛采用虚拟存储技术实 现，即将主存与辅存的一部份通过软硬 结合的技术组成虚拟存储器，程序员可 使用这个比主存实际空间（物理地址空 间）大得多的虚拟地址空间（逻辑地址 空间）编程，当程序运行时，再由软、 硬件自动配合完成虚拟地址空间与主存 实际物理空间的转换。因此，这两个层 次上的调度或转换操作对于程序员来说 都是透明的。4. 说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别 是：存取时间仅为完成一次操作的时间， 而存取周期不仅包含操作时间，还包含操 作后线路的恢复时间。即：存取周期 = 存取时间 + 恢复时间5. 什么是存储器的带宽？若存储器的 数据总线宽度为32位，存取周期为200ns ，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存 储器进出信息的最大数量。存储器带宽 = 1/200ns × 32位 = 160M位/秒 = 20MB/S = 5M字/秒注意字长（32位）不是16位。（注：本题的兆单位来自时间=106）6. 某机字长为32位，其存储容量是 64KB，按字编址其寻址范围是多少？若主 存以字节编址，试画出主存字地址和字节 地址的分配情况。解：存储容量是64KB时，按字节编址 的寻址范围就是64KB，则：按字寻址范围 = 64K×8 / 32=16K字按字节编址时的主存地址分配图如下：0 01 12 236 65 54 4655346553465532655327 765535655356553365533字地址字地址 HB HB 字节地址字节地址LBLB0 0 4 4 8 8 6552865528 6553265532讨论：1、 在按字节编址的前提下，按字 寻址时，地址仍为16位，即地址编码范 围仍为064K-1，但字空间为16K字， 字地址不连续。2、 字寻址的单位为字，不是B（字 节）。3、 画存储空间分配图时要画出上限 。7. 一个容量为16K×32位的存储器， 其地址线和数据线的总和是多少？当选用 下列不同规格的存储芯片时，各需要多少 片？1K×4位，2K×8位，4K×4位，16K×1 位，4K×8位，8K×8位解： 地址线和数据线的总和 = 14 + 32 = 46根；各需要的片数为：1K×4：16K×32 /1K×4 = 16×8 = 128片 2K×8：16K×32 /2K × 8 = 8 × 4 = 32片 4K×4：16K×32 /4K × 4 = 4 × 8 = 32片 16K×1：16K × 32 / 16K × 1 = 32片4K×8：16K×32 /4K×8 = 4 × 4 = 16片8K×8：16K×32 / 8K × 8 = 2X4 = 8片 讨论：地址线根数与容量为2的 幂的关系，在此为214，14根；数据线根数与字长位数相 等，在此为32根。（注：不是 2的幂的关系。 ） ：32=25，5根8. 试比较静态RAM和动态RAM。 答：静态RAM和动态RAM的比较见下表：特性特性SRAMSRAMDRAMDRAM存存储储储储信息信息触触发发发发器器电电电电容容破坏性破坏性读读读读出出非非是是需要刷新需要刷新不要不要需要需要送行列地址送行列地址同同时时时时送送分两次送分两次送运行速度运行速度快快慢慢集成度集成度低低高高发热发热发热发热 量量大大小小存存储储储储成本成本高高低低功耗功耗高高低低可靠性可靠性高高低低可用性可用性使用方便使用方便不方便不方便 适用适用场场场场合合高速小容量存高速小容量存储储储储器器大容量主存大容量主存9. 什么叫刷新？为什么要刷新？说明 刷新有几种方法。解：刷新对DRAM定期进行的全 部重写过程；刷新原因因电容泄漏而引起的 DRAM所存信息的衰减需要及时补充，因 此安排了定期刷新操作；常用的刷新方法有三种集中式、 分散式、异步式。集中式：在最大刷新间隔时间内，集 中安排一段时间进行刷新；分散式：在每个读/写周期之后插入一 个刷新周期，无CPU访存死时间；异步式：是集中式和分散式的折衷。讨论： 1）刷新与再生的比较：共同点：·动作机制一样。都是利用 DRAM存储元破坏性读操作时的重 写过程实现；·操作性质一样。都是属于重写 操作。区别：·解决的问题不一样。再生主要解 决DRAM存储元破坏性读出时的信息重 写问题；刷新主要解决长时间不访存时 的信息衰减问题。·操作的时间不一样。再生紧跟在读 操作之后，时间上是随机进行的；刷新 以最大间隔时间为周期定时重复进行。·动作单位不一样。再生以存储单元 为单位，每次仅重写刚被读出的一个字 的所有位；刷新以行为单位，每次重写 整个存储器所有芯片内部存储矩阵的同 一行。·芯片内部I/O操作不一样。读出再生 时芯片数据引脚上有读出数据输出；刷 新时由于CAS信号无效，芯片数据引脚 上无读出数据输出（唯RAS有效刷新， 内部读）。鉴于上述区别，为避免两种 操作混淆，分别叫做再生和刷新。2）CPU访存周期与存取周期的区别 ：CPU访存周期是从CPU一边看到的 存储器工作周期，他不一定是真正的存 储器工作周期；存取周期是存储器速度 指标之一，它反映了存储器真正的工作 周期时间。3）分散刷新是在读写周期之 后插入一个刷新周期，而不是在读 写周期内插入一个刷新周期，但此 时读写周期和刷新周期合起来构成 CPU访存周期。 4）刷新定时方式有3种而不是 2种，一定不要忘了最重要、性能 最好的异步刷新方式。10. 半导体存储器芯片的译码驱动 方式有几种？解：半导体存储器芯片的译码驱动 方式有两种：线选法和重合法。线选法：地址译码信号只选中同一 个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码 ，行、列译码线的交叉点即为所选单元 。这种方法通过行、列译码信号的重合 来选址，也称矩阵译码。可大大节省器 材用量，是最常用的译码驱动方式。11. 一个8K×8位的动态动态 RAM芯片，其 内部结结构排列成256×256形式，存取周期为为 0.1µs。试问试问 采用集中刷新、分散刷新及异 步刷新三种方式的刷新间间隔各为为多少？注：该题该题 题题意不太明确。实际实际 上，只 有异步刷新需要计计算刷新间间隔。 解：设设DRAM的刷新最大间间隔时间为时间为 2ms，则则异步刷新的刷新间间隔 =2ms/256行=0.0078125ms =7.8125µs即：每7.8125µs刷新一行。集中刷新时时，刷新最晚启动时间动时间 =2ms-0.1µs×256行 =2ms-25.6µs=1974.4µs集中刷新启动动后，刷新间间隔 = 0.1µs即：每0.1µs刷新一行。 集中刷新的死时间时间 =0.1µs×256行=25.6µs 分散刷新的刷新间间隔 =0.1µs×2=0.2µs即：每0.2µs刷新一行。 分散刷新一遍的时间时间=0.1µs×2×256行 =51.2µs 则则 分散刷新时时，2ms内可重复刷新遍数=2ms/ 51.2µs 39遍12. 画出用1024×4位的存储芯片组成 一个容量为64K×8位的存储器逻辑框图。 要求将64K分成4个页面，每个页面分16 组，指出共需多少片存储芯片？ （注：将存储器分成若干个容量相等的区 域，每一个区域可看做一个页面。）解：设采用SRAM芯片，总片数 = 64K × 8位 / 1024 × 4位= 64 × 2 = 128片题意分析：本题设计的存储器结构上 分为总体、页面、组三级，因此画图时也 应分三级画。首先应确定各级的容量：页面容量 = 总容量 / 页面数= 64K × 8位 / 4 = 16K × 8位；组容量 = 页面容量 / 组数= 16K × 8位 / 16 = 1K × 8位；组内片数 = 组容量 / 片容量 = 1K×8位 / 1K×4位 = 2片； 地址分配：页面号页面号 组号组号 组内地址组内地址 2 4 102 4 10 组逻辑图如下：（位扩展）1K1K× ×4 4SRAMSRAM1K1K× ×4 4SRAMSRAMA A9090 -WE-WE - -CSiCSiD D7 7D D6 6D D5 5D D4 4 D D3 3D D2 2D D1 1D D0 01K1K× ×8 8页面逻辑框图：（字扩展）1K1K× ×8 8（组（组0 0）1K1K× ×8 8（组（组1 1）1K1K× ×8 8（组（组2 2）1K1K× ×8 8（组（组1515）组组 译译 码码 器器 4:16-CS0-CS0-CS1-CS1-CS2-CS2-CS15-CS15A A9090 -WE D-WE D7070A10A10A11A11A12A12A13A13- -CEiCEi16K16K× ×8 8GG存储器逻辑框图：（字扩展）16K16K× ×8 8（页面页面0 0）16K16K× ×8 8（页面页面1 1）16K16K× ×8 8（页面页面2 2）16K16K× ×8 8（页面页面3 3）页页 面面 译译 码码 器器 2:42:4A14A14A15A15-CE0-CE0-CE1-CE1-CE2-CE2-CE3-CE3A130 -WE D70A130 -WE D7013. 设有一个64K×8位的RAM芯片 ，试问该芯片共有多少个基本单元电路 （简称存储基元）？欲设计一种具有上 述同样多存储基元的芯片，要求对芯片 字长的选择应满足地址线和数据线的总 和为最小，试确定这种芯片的地址线和 数据线，并说明有几种解答。解：存储基元总数 = 64K × 8位 = 512K位 = 219位；思路：如要满足地址线和数据线总 和最小，应尽量把存储元安排在字向， 因为地址位数和字数成2的幂的关系， 可较好地压缩线数。设地址线根数为a，数据线根数为b ，则片容量为：2a × b = 219；b = 219-a； 若a = 19，b = 1，总和 = 19+1 = 20；a = 18，b = 2，总和 = 18+2 = 20；a = 17，b = 4，总和 = 17+4 = 21；a = 16，b = 8，总和 = 16+8 = 24； 由上可看出：片字数越少，片字长越 长，引脚数越多。片字数、片位数均按2 的幂变化。结论：如果满足地址线和数据线的总 和为最小，这种芯片的引脚分配方案有两 种：地址线 = 19根，数据线 = 1根；或地 址线 = 18根，数据线 = 2根。14. 某8位微型机地址码为18位， 若使用4K×4位的RAM芯片组成模块 板结构的存储器，试问：（1）该机所允许的最大主存空间 是多少？（2）若每个模块板为32K×8位， 共需几个模块板？（3）每个模块板内共有几片 RAM芯片？（4）共有多少片RAM？（5）CPU如何选择各模块板？解：（1）218 =